HDMI インテル® Agilex™ Fタイル FPGA IP デザイン例のユーザー ガイド

ID 709314
日付 12/13/2021
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2.7. クロックスキーム

次のクロックスキームは、 Intel® FPGA IPデザイン例のクロックドメインを表しています。
図 19. デバイスに向けたHDMI 2.1のデザイン例
表 13.  クロックスキームの信号
Clock デザインにおける信号名 説明
管理クロック

mgmt_clk

これらのコンポーネントのフリーランニング 100 MHz クロック:
  • IOPLL (ビデオクロック)
  • CPU
  • 2Cマスター
  • HDMI TX コア
  • RX-TXリンク
I2Cクロック i2c_clk

100 MHzのクロック入力で、I2Cスレーブ、HDMI RXコアのSCDCレジスター、およびEDID RAMにクロックを提供します。

ビデオ・クロック tx_vid_clk/rx_vid_clk

TX および RX コアへのビデオ クロック。クロックは 225 MHz の固定周波数で動作します。

RX FRLクロック tx_frl_clk/rx_frl_clk

TX および RX コア用の FRL クロック。

PHYクロックアウト rx_sysclk_div2

トランシーバーからデータをクロックするためのシステムクロック出力クロック。周波数はシステムクロック周波数/2 です。システムクロック周波数は、データの有効性を示すトランシーバー・パラレル・データ・バスからの有効ビットを使用して、最速の PMA クロック周波数より高くする必要があります。

この HDMI デザイン例では、 rx_sysclk_div2 システム PLL の出力周波数が 900MHz であるため、450MHz です。

PHYクロックアウト rx_clk

トランシーバーから回復されるクロック出力で、周波数はデータレートとクロックあたりのシンボルによって異なります。

RXトランシーバー・クロック出力の周波数 = トランシーバーのデータレート / (クロックあたりのシンボル * 10)

この HDMI デザイン例では、チャネル 1 からの RX トランシーバー・クロック出力が RX トランシーバー・コア入力 (rx_coreclkin) および FRL IOPLL (pll_frl_rx) 基準クロック

PHYクロックアウト tx_sysclk_div2

トランシーバーからデータをクロックするためのシステムクロック出力クロック。周波数はシステムクロック周波数/2 です。システムクロック周波数は、データの有効性を示すトランシーバー・パラレル・データ・バスからの有効ビットを使用して、最速の PMA クロック周波数より高くする必要があります。

この HDMI デザイン例では、システム PLL 出力周波数が 900MHz であるため、tx_sysclk_div2 は 450MHz です。

PHYクロックアウト tx_clk

システム PLL から生成されるパラレル クロックで、周波数はデータレートとトランシーバー幅によって異なります。

TXトランシーバー・クロック出力の周波数 = トランシーバーのデータレート / (クロックあたりのシンボル * 10)

この HDMI デザイン例では、チャネル 1 からの TX トランシーバー・クロック出力が TX トランシーバー・コア入力 (rx_coreclkin) および FRL IOPLL (pll_frl_tx) 基準クロックをクロックします。

カスケード接続されたPLLクロック fgt_refclk_100 System PLL ブロックへの基準クロック。クロックは 100 MHz 周波数のみをサポートします。
カスケード接続されたPLLクロック systempll_clk TX および RX トランシーバー・システム PLL クロックへの基準クロック。クロック周波数は 100 MHz です。
入力リファレンス・クロック0 refclk_fgt RXトランシーバーのRX PLLへのリファレンス・クロック