AN 941: デザインブロック再利用チュートリアル: インテル® Agilex™ FシリーズFPGA開発ボード用

ID 709312
日付 12/10/2021
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ドキュメント目次

1.6.2. ステップ2: Logic Lock領域の定義

Core-Only、Reserved、Fixed配線領域を定義して、予約済みコア・パーティションのConsumerプロジェクトでコアリソースを予約する必要があります。Consumerは、この領域をコアロジック開発に使用します。

排他的配置領域のサイズが、予約済みコア・パーティション内のすべてのコアロジックを含むのに十分な大きさであることを確認してください。複数のコア・パーティションを持つプロジェクトの場合、重複しない配置または配線領域に各パーティションを制約します。

注: 同じファミリー内の異なるデバイス間でルート・パーティションを再利用する場合は、Synthesizedスナップショットのみを再利用できます。DeveloperプロジェクトのFitter制約 (Logic Lock領域など) がConsumerプロジェクトの制約と競合しないようにする必要があります。

次の手順に従って、Core-Only、Reserved、Fixed配線領域を定義し、非ペリフェラル開発用にDeveloperプロジェクトのコアリソースを予約します。

  1. Project Navigatoru_blinking_led インスタンスを右クリックし、 Logic Lock Region > Create New Logic Lock Regionをクリックします。
  2. 領域のプロパティーを変更するには、Assignments > Logic Lock Regions Windowをクリックします。
  3. Origin列で、X63_Y102 を指定します。
  4. Width123に、Height61に変更します。
  5. ReservedオプションとCore-Onlyオプションをイネーブルします。
  6. Routing Regionセルをクリックします。 Logic Lock Routing Region Settingsダイアログボックスが表示されます。
  7. Routing Typeに、Expansion Length0Fixed with expansionを指定します。このチュートリアルでは、実際のサイズと位置は任意です。ただし、Chip PlannerでLogic Lock領域の形状を表示および調整できます。
    図 18.  Logic Lock Regions Window
  8. Logic Lock Regionsウィンドウで、u_blinking_led Logic Lock領域名を右クリックし、Locate Node > Locate in Chip Plannerをクリックします。
    図 19. Chip Plannerのロジックロック領域

Logic Lock領域は紫色の影付きになっています。ペリフェラルを維持するには、Logic Lock領域外にすべてをエクスポートする必要があります。これは、コア・パーティションの再利用フローの逆です。