AN 942: デザインブロックを再利用したSignal Tapのチュートリアル: インテル® Agilex™ FシリーズFPGA開発ボード用
ID
709306
日付
12/10/2021
Public
4.1. 手順1: 予約済みコア・パーティションの作成とLogic Lock領域の定義
4.2. 手順2: ルート・パーティションでのSLD JTAG Bridge Agentの生成とインスタンス化
4.3. 手順3: SLD JTAG Bridge Hostの生成とインスタンス化
4.4. 手順4: Signal TapのHDLインスタンスの生成
4.5. 手順5: ルート・パーティションのコンパイルとエクスポート、およびConsumerプロジェクトへのファイルのコピー
4.6. 手順6: デバイスのプログラミングとハードウェアの検証
4.7. 手順7: ルート・パーティション用のSignal Tapファイルの生成
4.8. 手順8: Signal Tapによるハードウェアの検証
4.4. 手順4: Signal TapのHDLインスタンスの生成
- IP Catalog (Tools > IP Catalog) から、 Signal Tap Logic Analyzer Intel® FPGA IP を選択してダブルクリックします。名前を stp_root_partition に設定します。
- IP Parameter Editorで、Data Input Port Widthを8に、Trigger Input Port Widthを8に変更します。
図 32. Signal Tap Logic Analyzer Intel® FPGA IPのParameter Editor
- IPを生成します。
- top.sv ファイルで、45行目から49行目までのコメントを解除し、ファイルを保存します。
このアクションにより、ルート・パーティション内のHDL Signal Tapロジック・アナライザーがインスタンス化されます。
45行目から49行目:// stp_root_partition stp_root_partition inst ( // .acq_clk (clock),// input, width=1, acq_clk.clk // .acq_data_in \ // ({top_LED, count[3:0]}),// input, width=4, tap.acq_data_in // .acq_trigger_in \ // ({top_LED, count[3:0]})// input, width=4, tap.acq_trigger_in // );