AN 942: デザインブロックを再利用したSignal Tapのチュートリアル: インテル® Agilex™ FシリーズFPGA開発ボード用

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ID 709306
日付 12/10/2021
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. コア・パーティション再利用のデバッグ (Developer) 3. コア・パーティション再利用のデバッグ (Consumer) 4. ルート・パーティション再利用のデバッグ (Developer) 5. ルート・パーティション再利用のデバッグ (Consumer) 6. AN 942: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Agilex™ FシリーズFPGA開発ボード用の改訂履歴
1. 概要 x
1.1. ソフトウェアとハードウェアのチュートリアル 1.2. チュートリアル・ファイル 1.3. コア・パーティションを再利用したSignal Tap 1.4. ルート・パーティションを再利用したSignal Tap
2. コア・パーティション再利用のデバッグ (Developer) x
2.1. 手順1: コア・パーティションの作成 2.2. 手順2: パーティション境界ポートの作成 2.3. 手順3: デバッグノードのコンパイルと確認 2.4. 手順4: パーティションのエクスポートとブラック・ボックス・ファイルの作成 2.5. 手順5: Consumerプロジェクトへのファイルのコピー 2.6. 手順6: Signal Tapファイルの作成 (オプション) 2.7. 手順7: デバイスのプログラミングとハードウェアの検証 2.8. 手順8: Signal Tapによるハードウェアの検証
3. コア・パーティション再利用のデバッグ (Consumer) x
3.1. 手順1: ファイルの追加と合成の実行 3.2. 手順2: Signal Tapファイルの作成 3.3. 手順3: blinking_led_top用パーティションの作成 3.4. 手順4: デザインのコンパイルとデバッグノードの確認 3.5. 手順5: デバイスのプログラミングとハードウェアの検証 3.6. 手順6: Signal Tapによるハードウェアの検証
4. ルート・パーティション再利用のデバッグ (Developer) x
4.1. 手順1: 予約済みコア・パーティションの作成とLogic Lock領域の定義 4.2. 手順2: ルート・パーティションでのSLD JTAG Bridge Agentの生成とインスタンス化 4.3. 手順3: SLD JTAG Bridge Hostの生成とインスタンス化 4.4. 手順4: Signal TapのHDLインスタンスの生成 4.5. 手順5: ルート・パーティションのコンパイルとエクスポート、およびConsumerプロジェクトへのファイルのコピー 4.6. 手順6: デバイスのプログラミングとハードウェアの検証 4.7. 手順7: ルート・パーティション用のSignal Tapファイルの生成 4.8. 手順8: Signal Tapによるハードウェアの検証
5. ルート・パーティション再利用のデバッグ (Consumer) x
5.1. 手順1: Customerプロジェクトへのファイルの追加 5.2. 手順2: 予約済みコア・パーティションでのSLD JTAG Bridge Hostの生成とインスタンス化 5.3. 手順3: 合成、Signal Tapファイルの作成、およびコンパイル 5.4. 手順4: デバイスのプログラミングとハードウェアの検証 5.5. 手順5: Signal Tapによる予約済みコア・パーティションのハードウェア検証 5.6. 手順6: Signal Tapによるルート・パーティションのハードウェア検証
1. 概要
2. コア・パーティション再利用のデバッグ (Developer)
3. コア・パーティション再利用のデバッグ (Consumer)
4. ルート・パーティション再利用のデバッグ (Developer)
5. ルート・パーティション再利用のデバッグ (Consumer)
6. AN 942: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Agilex™ FシリーズFPGA開発ボード用の改訂履歴

4.3. 手順3: SLD JTAG Bridge Hostの生成とインスタンス化

  1. IP Catalog (Tools > IP Catalog) から、SLD JTAG Bridge Host Intel® FPGA IP を選択して生成します。 名前を debug_host に設定します。
    SLD JTAG Bridge Host Intel® FPGA IPの生成の詳細については、 インテル® Quartus® Primeプロ・エディション ユーザーガイド: デバッグツール内 を参照してください。
  2. blinking_led_top.sv ファイルを開き、25行目から30行目および41行目から48行目までのコメントを解除し、ファイルを保存します。
    このアクションにより、Reserved Coreパーティション内のSLD JTAG Bridge Hostがインスタンス化され、デバッグ・ファブリックが親パーティションに接続されます。

    25行目から30行目: 

    //		input wire tck (tck),		 // connect_to_bridge_host .tck
//		input wire tms (tms),		 // .tms
//		input wire tdi (tdi),	 	// .tdi
//		input wire vir_tdi (vir_tdi), // .vir_tdi
//		input wire ena (ena),		 // .ena
//		output wire tdo (tdo)		 // .tdo

    41行目から48行目: 

    //   debug_host debug_host_inst ( 
//      .tck (tck),   //input, width=1, connect_to_bridge_host .tck
//      .tms (tms),   //input, width=1, .tms
//      .tdi (tdi),   //input, width=1, .tdi
//      .vir_tdi (vir_tdi), //input, width=1, .vir_tdi
//      .ena (ena),    //input, width=1, .ena
//      .tdo ()        //output, width=1, .tdo
//      );
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