AN 942: デザインブロックを再利用したSignal Tapのチュートリアル: インテル® Agilex™ FシリーズFPGA開発ボード用

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ID 709306
日付 12/10/2021
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. コア・パーティション再利用のデバッグ (Developer) 3. コア・パーティション再利用のデバッグ (Consumer) 4. ルート・パーティション再利用のデバッグ (Developer) 5. ルート・パーティション再利用のデバッグ (Consumer) 6. AN 942: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Agilex™ FシリーズFPGA開発ボード用の改訂履歴
1. 概要 x
1.1. ソフトウェアとハードウェアのチュートリアル 1.2. チュートリアル・ファイル 1.3. コア・パーティションを再利用したSignal Tap 1.4. ルート・パーティションを再利用したSignal Tap
2. コア・パーティション再利用のデバッグ (Developer) x
2.1. 手順1: コア・パーティションの作成 2.2. 手順2: パーティション境界ポートの作成 2.3. 手順3: デバッグノードのコンパイルと確認 2.4. 手順4: パーティションのエクスポートとブラック・ボックス・ファイルの作成 2.5. 手順5: Consumerプロジェクトへのファイルのコピー 2.6. 手順6: Signal Tapファイルの作成 (オプション) 2.7. 手順7: デバイスのプログラミングとハードウェアの検証 2.8. 手順8: Signal Tapによるハードウェアの検証
3. コア・パーティション再利用のデバッグ (Consumer) x
3.1. 手順1: ファイルの追加と合成の実行 3.2. 手順2: Signal Tapファイルの作成 3.3. 手順3: blinking_led_top用パーティションの作成 3.4. 手順4: デザインのコンパイルとデバッグノードの確認 3.5. 手順5: デバイスのプログラミングとハードウェアの検証 3.6. 手順6: Signal Tapによるハードウェアの検証
4. ルート・パーティション再利用のデバッグ (Developer) x
4.1. 手順1: 予約済みコア・パーティションの作成とLogic Lock領域の定義 4.2. 手順2: ルート・パーティションでのSLD JTAG Bridge Agentの生成とインスタンス化 4.3. 手順3: SLD JTAG Bridge Hostの生成とインスタンス化 4.4. 手順4: Signal TapのHDLインスタンスの生成 4.5. 手順5: ルート・パーティションのコンパイルとエクスポート、およびConsumerプロジェクトへのファイルのコピー 4.6. 手順6: デバイスのプログラミングとハードウェアの検証 4.7. 手順7: ルート・パーティション用のSignal Tapファイルの生成 4.8. 手順8: Signal Tapによるハードウェアの検証
5. ルート・パーティション再利用のデバッグ (Consumer) x
5.1. 手順1: Customerプロジェクトへのファイルの追加 5.2. 手順2: 予約済みコア・パーティションでのSLD JTAG Bridge Hostの生成とインスタンス化 5.3. 手順3: 合成、Signal Tapファイルの作成、およびコンパイル 5.4. 手順4: デバイスのプログラミングとハードウェアの検証 5.5. 手順5: Signal Tapによる予約済みコア・パーティションのハードウェア検証 5.6. 手順6: Signal Tapによるルート・パーティションのハードウェア検証
1. 概要
2. コア・パーティション再利用のデバッグ (Developer)
3. コア・パーティション再利用のデバッグ (Consumer)
4. ルート・パーティション再利用のデバッグ (Developer)
5. ルート・パーティション再利用のデバッグ (Consumer)
6. AN 942: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Agilex™ FシリーズFPGA開発ボード用の改訂履歴

4.1. 手順1: 予約済みコア・パーティションの作成とLogic Lock領域の定義

  1. インテルQurtus Prime開発ソフトウェア・プロ・エディションで、File > Open Projectをクリックして、 agilex_pcie_devkit_design_block_reuse_stp/Root_Partition_Reuse/Developer/top.qpf プロジェクト・ファイルを開きます。
  2. Compilation Dashboardで、Analysis & Synthesisをクリックしてデザインを合成します。合成が完了すると、Compilation Dashboardにチェックマークが表示されます。
  3. Project Navigatorで、Hierarchyタブのu_blinking_led_topインスタンスを右クリックし、Design Partition > Reserved Coreをクリックします。割り当てた各インスタンスの横に、デザイン・パーティション・アイコンが表示されます。
    注: Design Partition WindowウィンドウがGUIに表示されていない場合は、Assignments > Design Partitions Windowをクリックしてください。
    図 30. Reserved Core PartitionのTypeの設定
  4. Project Navigatorでu_blinking_led_topインスタンスを右クリックし、 Logic Lock Region > Create New Logic Lock Regionをクリックします。
  5. 領域プロパティーを変更するには、Assignments > Logic Lock Regions Windowをクリックします。
  6. Widthを123に、Heightを61に変更します。
  7. Origin列に X63_Y102 を指定します。
  8. ReservedおよびCore-Onlyオプションをイネーブルします。
  9. Size/State列で、Fixed/Lockedを指定します。
  10. Routing Regionセルをクリックします。 Logic Lock Routing Region Settingsダイアログボックスが表示されます。
  11. Routing Typeに対してExpansion Length 0のFixed with expansionを指定します。このチュートリアルでは、実際のサイズと位置は任意です。ただし、Chip PlannerでLogic Lock Regionの形状を表示および調整できます。
    図 31.  Logic Lock Regions Window
レベル 2 の表題