AN 940: インクリメンタル・ブロックベース・コンパイルのチュートリアル: インテル® Agilex™ FシリーズFPGA開発ボード用
ID
691276
日付
12/10/2021
Public
1.3.1. ステップ1: フラットデザインのコンパイル
1.3.2. ステップ2: タイミングがクリティカルなデザインブロックの特定
1.3.3. ステップ3: デザイン・パーティションの作成
1.3.4. ステップ4: パーティション化されたデザインのタイミング解析
1.3.5. ステップ5: タイミングを収束したパーティションの保持
1.3.6. ステップ6: タイミングがクリティカルなデザインブロックの最適化
1.3.7. ステップ7: 保持および最適化された結果の確認
1.3.8. (オプション) ステップ8: デバイスのプログラミング
1.3.9. (オプション) ステップ9: ハードウェアでの結果の検証
1.3.4. ステップ4: パーティション化されたデザインのタイミング解析
パーティション化されたデザインのタイミングを解析するには、次の手順に従います。
- コンソールから report_timing.tcl スクリプトを実行して、障害のあるパスのタイミング解析レポートを再生成します。
source report_timing.tcl図 8. タイミング要件に違反しているu_blinking_led_i4inst_i4フォルダーのタイミング解析レポートは赤色のままです。これは、u_blinking_led_i4 がまだパーティション・デザインのタイミング要件を満たしていないことを示しています。このチュートリアルの後半で、これらのデザインブロックを最適化して、フラットデザインのタイミング要件を確実に満たすようにします。 - inst_bigレポートを右クリックし、Regenerateをクリックします。
図 9. u_big_partition1_topのレポート