AN 940: インクリメンタル・ブロックベース・コンパイルのチュートリアル: インテル® Agilex™ FシリーズFPGA開発ボード用
ID
691276
日付
12/10/2021
Public
1.3.1. ステップ1: フラットデザインのコンパイル
1.3.2. ステップ2: タイミングがクリティカルなデザインブロックの特定
1.3.3. ステップ3: デザイン・パーティションの作成
1.3.4. ステップ4: パーティション化されたデザインのタイミング解析
1.3.5. ステップ5: タイミングを収束したパーティションの保持
1.3.6. ステップ6: タイミングがクリティカルなデザインブロックの最適化
1.3.7. ステップ7: 保持および最適化された結果の確認
1.3.8. (オプション) ステップ8: デバイスのプログラミング
1.3.9. (オプション) ステップ9: ハードウェアでの結果の検証
1.3.2. ステップ2: タイミングがクリティカルなデザインブロックの特定
次の手順に従って、インテルQuartus Prime Timing Analyzer内のタイミングがクリティカルなデザインブロックを特定します。
- タイミングがクリティカルなデザインブロックで失敗したパスを特定する report_timing.tcl スクリプトを実行するには、Consoleウィンドウで次のコマンドを入力します。まだ表示されていない場合は、Timing AnalyzerでView > Consoleをクリックして、Consoleを表示します。スクリプトはコマンドを実行して、障害のあるパスを特定します。
source report_timing.tcltclスクリプトは report_timing コマンドを実行し、スラックが最悪の上位100パスのタイミングをキャプチャします。スクリプトは、一部のデザインブロック向けに特定のノード間のタイミングをキャプチャするように事前コンフィグレーションされています。このチュートリアルの後半で、これらのノードのタイミングを解析します。
図 5. Timing Analyer Reportフォルダー内の障害のあるパス表 2. report_timing.tclが生成するタイミング解析レポート Timing Analysisフォルダー 生成の対象 表示されているタイミングレポート inst_big u_big_partition1_top スラックが最悪の上位100パスの解析 inst_i1 u_blinking_led_i1 inst_i2 u_blinking_led_i2 inst_i3 u_blinking_led_i3 inst_i4 u_blinking_led_i4 inst_i1_path1 u_blinking_led_i1 特定のノード間のタイミングの解析 inst_i2_path1 u_blinking_led_i2 - Reportペインで生成されたレポートを表示します。 inst_i4レポートは赤いテキストで表示され、パスに障害があるタイミングがクリティカルなデザインブロックを示します。
- inst_i4レポートをクリックします。From NodeフィールドとTo Nodeフィールドの値を確認します。解析により、u_blinking_led_i4 の障害のあるパスが64ビットカウンターにあることが示されます。このカウンターは、16秒に相当するサイクル数をカウントします。各サイクルは、1.818 nsです。
図 6. u_blinking_led_i4のマルチコーナー・サマリー