FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド

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ID 683872
日付 12/15/2021
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ドキュメント目次
ドキュメント目次 x
1. Fタイルの概要 2. Fタイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 5. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装 6. FタイルPMA/FEC Direct PHYデザインの実装 7. サポートされているツール 8. Fタイル・トランシーバー・リンクのデバッグ 9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ 10. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
2. Fタイルのアーキテクチャー x
2.1. Fタイルのビルディング・ブロック 2.2. Fタイルの配置規則 2.3. PMAのアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. Fタイルのビルディング・ブロック x
2.1.1. FHT PMAとFGT PMA 2.1.2. 400GハードIPおよび200GハードIP 2.1.3. PMAのデータレート 2.1.4. FECのアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. エンベデッド・マルチダイ・インターコネクト・ブリッジ (EMIB) 2.1.9. イーサネット向けIEEE 1588高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. Fタイルの配置規則 x
2.2.1. PMAとフラクチャー間のマッピング 2.2.2. PMAとマッピングするフラクチャーの決定 2.2.3. ハードIPの配置規則 2.2.4. IEEE 1588高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FECの配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用PMAレーンの保持
2.2.1. PMAとフラクチャー間のマッピング x
2.2.1.1. FHT PMAと400GハードIPフラクチャーのマッピング 2.2.1.2. FGT PMAと400GハードIPフラクチャーのマッピング 2.2.1.3. FGT PMAと200GハードIPフラクチャーのマッピング
2.2.2. PMAとマッピングするフラクチャーの決定 x
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装 2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装 2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装 2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装 2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装 2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装 2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装 2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー5: 400GハードIP (FHT) + 200GハードIP (FGT) の場合の例 2.2.5.2. トポロジー14: 1x PCIe x4 + 400GハードIP (FGT)、PTP使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース1 2.2.8.2. 結合レーンのユースケース2
2.3. PMAのアーキテクチャー x
2.3.1. FHT PMAのアーキテクチャー 2.3.2. FGT PMAのアーキテクチャー
2.3.1. FHT PMAのアーキテクチャー x
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー 2.3.1.2. FHTレシーバーPMAのアーキテクチャー 2.3.1.3. FHT PMAのループバック・モード
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー x
2.3.1.1.1. FHTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHTのシリアライザー 2.3.1.1.3. FHTのグレイコーダーとプリコーダー 2.3.1.1.4. FHTのデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHTレシーバーPMAのアーキテクチャー x
2.3.1.2.1. FHTレシーバーのバッファーとイコライザー 2.3.1.2.2. CDRブロック 2.3.1.2.3. FHTのデシリアライザー
2.3.2. FGT PMAのアーキテクチャー x
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー 2.3.2.2. FGTレシーバーPMAのアーキテクチャー 2.3.2.3. FGT PMAのチューニング 2.3.2.4. FGT PMAのループバック・モード
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー x
2.3.2.1.1. FGTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGTのシリアライザー 2.3.2.1.3. FGTのグレイコーダーとプリコーダー 2.3.2.1.4. FGTのデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGTレシーバーPMAのアーキテクチャー x
2.3.2.2.1. FGTレシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGTのデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システムPLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHTのリファレンス・クロック・ネットワーク 2.4.1.2. FGTとシステムPLLのリファレンス・クロック・ネットワーク 2.4.1.3. FGT一次PLLのコンフィグレーション
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン 3.3. IPのコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビット・マッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な インテル® Quartus® Prime開発ソフトウェアの設定 3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 x
3.1.1. PMA Directでサポートされるモード 3.1.2. FEC Directでサポートされるモード 3.1.3. サポートされないPMA/FECモード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン x
3.2.1. IPのプリセット・パラメーターの設定
3.3. IPのコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TXデータパスのオプション 3.3.3. RXデータパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. デザイン例の生成
3.3.2. TXデータパスのオプション x
3.3.2.1. TX PMAインターフェイスのパラメーター
3.3.3. RXデータパスのオプション x
3.3.3.1. RX FGT PMAインターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号 3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FECの信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMAのステータス信号 3.4.7. RX PMAのステータス信号 3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビット・マッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 3.5.3. TXパラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TXパラレルデータ例: PMA幅 = 64 (X=2) 3.5.5. TXパラレルデータ例: FEC Directモード、PMA幅 = 64 (X=2)
3.6. クロック x
3.6.1. クロックポート 3.6.2. 推奨されるtx/rx_coreclkinの接続とtx/rx_clkout2のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2のポート幅と推奨接続 3.6.4. FGT PMAのフラクショナル・モード 3.6.5. FGTのコアPLLモード
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_lockedポートのイネーブル 3.7.2. レートマッチFIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 — 説明 3.8.5. ステータス信号 — 説明 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス — TX (FEC使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMAおよびFEC Direct PHYソフトCSRのレジスターマップ 3.11.2. FHT PMAのレジスターマップ 3.11.3. FGT PMAのレジスターマップ 3.11.4. FECのレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. 論理 Avalon® メモリーマップド・ポートのインデックス
3.11.6. 論理 Avalon® メモリーマップド・ポートのインデックス x
3.11.6.1. FGT PMAレーンのアドレス指定 (例1) 3.11.6.2. FGT PMAレーンのアドレス指定 (例2)
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスのRTL接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IPのRTL接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBSジェネレーターとベリファイアーのイネーブル 3.14.1.3. TXイコライザーの設定 3.14.1.4. TXのエラー挿入 3.14.1.5. RXの再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT属性アクセス方式 x
3.14.2.2.1. FGT属性アクセス方式の例
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 x
4.1. IPのパラメーター 4.2. IPのポートリスト 4.3. システムPLLのモード - システムPLLのリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用時のガイドライン
5. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装 x
5.1. IPのパラメーター 5.2. IPのポートリスト 5.3. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP使用時のハードウェア・フロー
6. FタイルPMA/FEC Direct PHYデザインの実装 x
6.1. FタイルPMA/FEC Direct PHYデザインの実装 6.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 6.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装 6.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化 6.5. カスタム拍生成ポートとロジックのイネーブル 6.6. FタイルPMA/FEC Direct PHYデザインのIPの接続 6.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション 6.8. Fタイル・インターフェイスのプランニング
6.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 x
6.2.1. データパスのオプション (全般と共通) の設定 6.2.2. TXデータパスオプションの設定 6.2.3. RXデータパスオプションの設定
6.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション x
6.7.1. シミュレーションにおけるPAM4エンコーディング・スキーム
6.8. Fタイル・インターフェイスのプランニング x
6.8.1. Fタイル・インターフェイス・プランナー使用例
7. サポートされているツール x
7.1. F-Tile Channel Placement Tool 7.2. F-Tile PMA and FEC Direct Port Mapping Calculator 7.3. F-Tile Clocking and Datapath Tool 7.4. F-Tile TX Equalizer Tool
8. Fタイル・トランシーバー・リンクのデバッグ x
8.1. Fタイル・トランシーバー・ツールキットのGUI 8.2. Fタイル・トランシーバー・デバッグ・フローの手順 8.3. トランシーバー・ツールキットのパラメーター設定 8.4. 一般的なエラーのトラブルシューティング
8.1. Fタイル・トランシーバー・ツールキットのGUI x
8.1.1. Collectionビュー
8.2. Fタイル・トランシーバー・デバッグ・フローの手順 x
8.2.1. Fタイル・トランシーバーのデバッグを可能にするデザイン変更 8.2.2. インテルFPGAへのデザインのプログラミング 8.2.3. トランシーバー・ツールキットにデザインをロード 8.2.4. トランシーバー・リンクの作成 8.2.5. BERテストの実行 8.2.6. アイビューアーでのテストの実行
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装
6. FタイルPMA/FEC Direct PHYデザインの実装
7. サポートされているツール
8. Fタイル・トランシーバー・リンクのデバッグ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
10. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴

8.3. トランシーバー・ツールキットのパラメーター設定

次の表は、トランシーバー・ツールキットのパラメーターの設定について説明しています。
表 105.  トランシーバー・ツールキットのパラメーターの設定
パラメーター 説明 制御ペイン
Auto refresh RX CDR status このオプションを有効にすると、RX CDRのステータスがリアルタイムで更新されます。 Receiverペイン
Auto refresh RX PMA settings このオプションを有効にすると、FGT PMAのRXイコライゼーション設定がリアルタイムで更新されます。 Receiverペイン
Auto refresh TX Status このオプションを有効にすると、TX PLLのロックステータスがリアルタイムで更新されます。 Transmitterペイン
Bit error rate (BER) チェッカーの最後のリセット以降の、エラーの数をテストされたビットで割った値を報告します。RX CDRがリファレンス・クロックにロックされている、もしくはPRBSチェッカーがロックされていない場合は、報告されるBERは信頼できるものではありません。 Receiverペイン
Clear Stats 現在のテストされたビット数、エラービット数、およびBERをクリアします。 Receiverペイン
Hard PRBS checker running

赤: チェッカーは停止しています。

緑: チェッカーでチェックが行われており、データパターンはロックされています。

 Receiverペイン
Hard PRBS generator running

赤: ジェネレーターは停止しています。

緑: ジェネレーターはパターンを送信しています。

 Transmitterペイン
Inject Error トランスミッターのPRBSパターンにビットエラーを挿入します。 Transmitterペイン
Line encoding シリアルデータに使用する変調タイプを指定します。 TransmitterおよびReceiverペイン
Loopback mode ループバック・モードを選択します。利用可能なオプションは次のとおりです。
  • RX2TXPAR - PMAのレシーバーからトランスミッターへのパラレル・ループバック
  • TX2RXPAR - PMAのトランスミッターからレシーバーへのパラレル・ループバック
  • TX2RXBUF - PMAのトランスミッターからレシーバーへのバッファー・ループバック
 TransmitterおよびReceiverペイン
Number of bits tested チェッカーの最後のリセット以降にテストされたビット数を指定します。RX CDRがリファレンス・クロックにロックされている、もしくはPRBSチェッカーがロックされていない場合は、報告されるBERは信頼できるものではありません。 Receiverペイン
Number of error bits チェッカーの最後のリセット以降に発生したエラービット数を指定します。RX CDRがリファレンス・クロックにロックされている、もしくはPRBSチェッカーがロックされていない場合は、報告されるBERは信頼できるものではありません。 Receiverペイン
PRBS locked 緑: PRBSチェッカーが受信PRBSパターンにロックされていることを示します。 Receiverペイン
PRBS pattern ビット・エラー・テストのテストパターンを選択します。 TransmitterおよびReceiverペイン
RX CDR locked to ref clock 緑: レシーバーがリファレンスへのロック (LTR) モードであることを示します。 Receiverペイン
RX CDR locked to data 緑: レシーバーがデータへのロック (LTD) モードであることを示します。 Receiverペイン
RX Enable Gray Code PAM4専用のグレイ・コーディングを有効にします。 Receiverペイン
RX PMA Settings RXイコライゼーションの設定。読み出し専用の値があります。FGTの設定のマニュアル制御は、今後のバージョンで予定されています。 Receiverペイン
RX Polarity Inversion RXの極性反転を有効にします。 Receiverペイン
RX Ready 緑: RXチャネルはリセットを終了しています。 Receiverペイン
RX Reset FGT PMA FGT RXデータパスをリセットします。
注: 1つのチャネルのRXリセットをクリックすると、同じF-Tile PMA/FEC Direct PHY Intel® FPGA IPインスタンスのすべてのRXチャネルがリセットされます。
Receiverペイン
Start チャネルでパターン・ジェネレーターまたはチェッカーを開始し、着信データを確認します。 TransmitterおよびReceiverペイン
Stop パターンの生成とチャネルのテストを停止します。 TransmitterおよびReceiverペイン
TX Enable Gray Code PAM4専用のグレイ・コーディングを有効にします。 Transmitterペイン
TX Equalization Parameters FGT 41 FHT 42 43 TransmitterおよびReceiverペイン

M1: ポストカーソル1

C0: メインカーソル

P1: プリカーソル1

P2: プリカーソル2

M3: プリカーソル3

M2: プリカーソル2

M1: プリカーソル1

C0: メインカーソル

P1: ポストカーソル1

P2: ポストカーソル2

P3: ポストカーソル3

P4: ポストカーソル4
TX PLL Locked 緑: TX PLLがリファレンス・クロックにロックされていることを示します。 Transmitterペイン
TX Polarity Inversion TXの極性反転を有効にします。 Transmitterペイン
TX Reset FGT PMA FGT TX PMAデータパスをリセットします。
注: 1つのチャネルのTXリセットをクリックすると、同じF-Tile PMA/FEC Direct PHY Intel® FPGA IPインスタンスのすべてのTXチャネルがリセットされます。
Transmitterペイン
関連情報
41 有効な設定については、F-Tile TX Equalizer Toolを参照してください。
42 有効な設定については、FHT PMAのアーキテクチャーを参照してください。
43 内部シリアル・ループバックが有効になっている場合は、TX Equalization Parametersはデフォルトの値に設定されます。
レベル 2 の表題