FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド

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ID 683872
日付 12/15/2021
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ドキュメント目次
ドキュメント目次 x
1. Fタイルの概要 2. Fタイルのアーキテクチャー 3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 5. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装 6. FタイルPMA/FEC Direct PHYデザインの実装 7. サポートされているツール 8. Fタイル・トランシーバー・リンクのデバッグ 9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ 10. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
2. Fタイルのアーキテクチャー x
2.1. Fタイルのビルディング・ブロック 2.2. Fタイルの配置規則 2.3. PMAのアーキテクチャー 2.4. クロックのアーキテクチャー
2.1. Fタイルのビルディング・ブロック x
2.1.1. FHT PMAとFGT PMA 2.1.2. 400GハードIPおよび200GハードIP 2.1.3. PMAのデータレート 2.1.4. FECのアーキテクチャー 2.1.5. PCIe* ハードIP 2.1.6. ボンディング・アーキテクチャー 2.1.7. デスキューロジック 2.1.8. エンベデッド・マルチダイ・インターコネクト・ブリッジ (EMIB) 2.1.9. イーサネット向けIEEE 1588高精度時間プロトコル 2.1.10. クロック・ネットワーク 2.1.11. リコンフィグレーション・インターフェイス
2.2. Fタイルの配置規則 x
2.2.1. PMAとフラクチャー間のマッピング 2.2.2. PMAとマッピングするフラクチャーの決定 2.2.3. ハードIPの配置規則 2.2.4. IEEE 1588高精度時間プロトコルの配置規則 2.2.5. トポロジー 2.2.6. FECの配置規則 2.2.7. クロックの規則と制約 2.2.8. ボンディングの配置規則 2.2.9. 未使用PMAレーンの保持
2.2.1. PMAとフラクチャー間のマッピング x
2.2.1.1. FHT PMAと400GハードIPフラクチャーのマッピング 2.2.1.2. FGT PMAと400GハードIPフラクチャーのマッピング 2.2.1.3. FGT PMAと200GハードIPフラクチャーのマッピング
2.2.2. PMAとマッピングするフラクチャーの決定 x
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装 2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装 2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装 2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装 2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装 2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装 2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装 2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装 2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
2.2.5. トポロジー x
2.2.5.1. トポロジー5: 400GハードIP (FHT) + 200GハードIP (FGT) の場合の例 2.2.5.2. トポロジー14: 1x PCIe x4 + 400GハードIP (FGT)、PTP使用 の場合の例
2.2.8. ボンディングの配置規則 x
2.2.8.1. 結合レーンのユースケース1 2.2.8.2. 結合レーンのユースケース2
2.3. PMAのアーキテクチャー x
2.3.1. FHT PMAのアーキテクチャー 2.3.2. FGT PMAのアーキテクチャー
2.3.1. FHT PMAのアーキテクチャー x
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー 2.3.1.2. FHTレシーバーPMAのアーキテクチャー 2.3.1.3. FHT PMAのループバック・モード
2.3.1.1. FHTトランスミッターPMAのアーキテクチャー x
2.3.1.1.1. FHTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.1.1.2. FHTのシリアライザー 2.3.1.1.3. FHTのグレイコーダーとプリコーダー 2.3.1.1.4. FHTのデータ・パターン・ジェネレーターとベリファイアー
2.3.1.2. FHTレシーバーPMAのアーキテクチャー x
2.3.1.2.1. FHTレシーバーのバッファーとイコライザー 2.3.1.2.2. CDRブロック 2.3.1.2.3. FHTのデシリアライザー
2.3.2. FGT PMAのアーキテクチャー x
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー 2.3.2.2. FGTレシーバーPMAのアーキテクチャー 2.3.2.3. FGT PMAのチューニング 2.3.2.4. FGT PMAのループバック・モード
2.3.2.1. FGTトランスミッターPMAのアーキテクチャー x
2.3.2.1.1. FGTトランスミッターのバッファーとフェーズ・ジェネレーター 2.3.2.1.2. FGTのシリアライザー 2.3.2.1.3. FGTのグレイコーダーとプリコーダー 2.3.2.1.4. FGTのデータ・パターン・ジェネレーターとベリファイアー
2.3.2.2. FGTレシーバーPMAのアーキテクチャー x
2.3.2.2.1. FGTレシーバーのバッファーとイコライザー 2.3.2.2.2. 制御ユニット 2.3.2.2.3. FGTのデシリアライザー
2.4. クロックのアーキテクチャー x
2.4.1. リファレンス・クロック・ネットワーク 2.4.2. データパスのクロック・ネットワーク 2.4.3. システムPLL 2.4.4. データパスのクロック拍
2.4.1. リファレンス・クロック・ネットワーク x
2.4.1.1. FHTのリファレンス・クロック・ネットワーク 2.4.1.2. FGTとシステムPLLのリファレンス・クロック・ネットワーク 2.4.1.3. FGT一次PLLのコンフィグレーション
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装 x
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン 3.3. IPのコンフィグレーション 3.4. 信号とポートのリファレンス 3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビット・マッピング 3.6. クロック 3.7. カスタム拍生成ポートとロジック 3.8. リセットのアサート 3.9. ボンディングの実装 3.10. 独立したポートのコンフィグレーション 3.11. コンフィグレーション・レジスター 3.12. コンフィグレーション可能な インテル® Quartus® Prime開発ソフトウェアの設定 3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション 3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要 x
3.1.1. PMA Directでサポートされるモード 3.1.2. FEC Directでサポートされるモード 3.1.3. サポートされないPMA/FECモード
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン x
3.2.1. IPのプリセット・パラメーターの設定
3.3. IPのコンフィグレーション x
3.3.1. データパスのオプション (全般と共通) 3.3.2. TXデータパスのオプション 3.3.3. RXデータパスのオプション 3.3.4. RS-FEC (リードソロモン前方誤り訂正) のオプション 3.3.5. Avalon® メモリーマップド・インターフェイスのオプション 3.3.6. デザイン例の生成
3.3.2. TXデータパスのオプション x
3.3.2.1. TX PMAインターフェイスのパラメーター
3.3.3. RXデータパスのオプション x
3.3.3.1. RX FGT PMAインターフェイスのオプション
3.4. 信号とポートのリファレンス x
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号 3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号 3.4.3. リセット信号 3.4.4. RS-FECの信号 3.4.5. カスタム拍のコントロールおよびステータス信号 3.4.6. TX PMAのステータス信号 3.4.7. RX PMAのステータス信号 3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号 3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号 3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号 x
3.4.10.1. データパス・メモリーマップド Avalon® インターフェイスの数と各インターフェイスの追加アドレスビット
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビット・マッピング x
3.5.1. パラレルデータのマッピング情報 3.5.2. さまざまなコンフィグレーションにおけるTXおよびRXのパラレル・データ・マッピング情報 3.5.3. TXパラレルデータ例: PMA幅 = 8、10、16、20、32 (X=1) 3.5.4. TXパラレルデータ例: PMA幅 = 64 (X=2) 3.5.5. TXパラレルデータ例: FEC Directモード、PMA幅 = 64 (X=2)
3.6. クロック x
3.6.1. クロックポート 3.6.2. 推奨されるtx/rx_coreclkinの接続とtx/rx_clkout2のソース 3.6.3. tx/rx_coreclkin、tx/rx_clkout、tx/rx_clkout2のポート幅と推奨接続 3.6.4. FGT PMAのフラクショナル・モード 3.6.5. FGTのコアPLLモード
3.7. カスタム拍生成ポートとロジック x
3.7.1. tx_cadence_slow_clk_lockedポートのイネーブル 3.7.2. レートマッチFIFO
3.8. リセットのアサート x
3.8.1. リセット信号の要件 3.8.2. パワー・オン・リセットの要件 3.8.3. リセット信号 - ブロックレベル 3.8.4. リセット信号 — 説明 3.8.5. ステータス信号 — 説明 3.8.6. ランタイムのリセットシーケンス - TX 3.8.7. ランタイムのリセットシーケンス - RX 3.8.8. ランタイムのリセットシーケンス - TX + RX 3.8.9. ランタイムのリセットシーケンス — TX (FEC使用)
3.8.8. ランタイムのリセットシーケンス - TX + RX x
3.8.8.1. ランタイムのリセットシーケンスに必要な時間の概算
3.11. コンフィグレーション・レジスター x
3.11.1. PMAおよびFEC Direct PHYソフトCSRのレジスターマップ 3.11.2. FHT PMAのレジスターマップ 3.11.3. FGT PMAのレジスターマップ 3.11.4. FECのレジスターマップ 3.11.5. レーンのオフセットアドレス 3.11.6. 論理 Avalon® メモリーマップド・ポートのインデックス
3.11.6. 論理 Avalon® メモリーマップド・ポートのインデックス x
3.11.6.1. FGT PMAレーンのアドレス指定 (例1) 3.11.6.2. FGT PMAレーンのアドレス指定 (例2)
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション x
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用
3.13.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IP内のデバッグ・エンドポイント・インターフェイスを使用 x
3.13.1.1. デバッグ・エンドポイント Avalon® インターフェイスのRTL接続例
3.13.2. JTAG to Avalon® Master Bridge Intel FPGA IPを使用 x
3.13.2.1. JTAG to Avalon® Master Bridge Intel IPのRTL接続例
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション x
3.14.1. FHT PMA 3.14.2. FGT PMA
3.14.1. FHT PMA x
3.14.1.1. ループバックのイネーブル 3.14.1.2. PRBSジェネレーターとベリファイアーのイネーブル 3.14.1.3. TXイコライザーの設定 3.14.1.4. TXのエラー挿入 3.14.1.5. RXの再コンバージェンス 3.14.1.6. 未使用レーンの保持
3.14.2. FGT PMA x
3.14.2.1. 直接レジスター方式 3.14.2.2. FGT属性アクセス方式
3.14.2.1. 直接レジスター方式 x
3.14.2.1.1. 直接レジスター方式の例
3.14.2.2. FGT属性アクセス方式 x
3.14.2.2.1. FGT属性アクセス方式の例
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装 x
4.1. IPのパラメーター 4.2. IPのポートリスト 4.3. システムPLLのモード - システムPLLのリファレンス・クロックと出力周波数 4.4. F-Tile Reference and System PLL Clocks Intel® FPGA IP使用時のガイドライン
5. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装 x
5.1. IPのパラメーター 5.2. IPのポートリスト 5.3. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IP使用時のハードウェア・フロー
6. FタイルPMA/FEC Direct PHYデザインの実装 x
6.1. FタイルPMA/FEC Direct PHYデザインの実装 6.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 6.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装 6.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化 6.5. カスタム拍生成ポートとロジックのイネーブル 6.6. FタイルPMA/FEC Direct PHYデザインのIPの接続 6.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション 6.8. Fタイル・インターフェイスのプランニング
6.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化 x
6.2.1. データパスのオプション (全般と共通) の設定 6.2.2. TXデータパスオプションの設定 6.2.3. RXデータパスオプションの設定
6.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション x
6.7.1. シミュレーションにおけるPAM4エンコーディング・スキーム
6.8. Fタイル・インターフェイスのプランニング x
6.8.1. Fタイル・インターフェイス・プランナー使用例
7. サポートされているツール x
7.1. F-Tile Channel Placement Tool 7.2. F-Tile PMA and FEC Direct Port Mapping Calculator 7.3. F-Tile Clocking and Datapath Tool 7.4. F-Tile TX Equalizer Tool
8. Fタイル・トランシーバー・リンクのデバッグ x
8.1. Fタイル・トランシーバー・ツールキットのGUI 8.2. Fタイル・トランシーバー・デバッグ・フローの手順 8.3. トランシーバー・ツールキットのパラメーター設定 8.4. 一般的なエラーのトラブルシューティング
8.1. Fタイル・トランシーバー・ツールキットのGUI x
8.1.1. Collectionビュー
8.2. Fタイル・トランシーバー・デバッグ・フローの手順 x
8.2.1. Fタイル・トランシーバーのデバッグを可能にするデザイン変更 8.2.2. インテルFPGAへのデザインのプログラミング 8.2.3. トランシーバー・ツールキットにデザインをロード 8.2.4. トランシーバー・リンクの作成 8.2.5. BERテストの実行 8.2.6. アイビューアーでのテストの実行
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装
6. FタイルPMA/FEC Direct PHYデザインの実装
7. サポートされているツール
8. Fタイル・トランシーバー・リンクのデバッグ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
10. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴

3.3.3. RXデータパスのオプション

図 61. パラメーター・エディターにおけるRXデータパスのオプション
表 31.  RX FGT PMAのパラメーター
パラメーター 値 説明
Enable Gray coding On/Off グレイ・コーディングを有効にします。PAM4エンコーディングにのみ適用されます。オフの場合、リンク相手は、0xB4に設定されているグレイコードを送信する必要があります。オンの場合は、リンク相手は、0x6Cに設定されているグレイコードを送信する必要があります。通常の動作、または内部/外部のループバック・モードの場合は、このパラメーターをオフにする必要があります。デフォルト値はOffです。
Enable precoding On/Off プリコーディングを有効にします。PAM4エンコーディングにのみ適用されます。デフォルト値はOffです。
PRBS generator mode 23 disable、PRBS7、PRBS9、PRBS10、PRBS13、PRBS15、PRBS23、PRBS28、PRBS31、QPRBS13、PRBS13Q、PRBS31Q、SSPR、SSPR1、SSPRQ PRBS多項式の選択により、ハードPRBSジェネレーターを有効にします。デフォルト値はdisableです。
Enable SATA squelch detection On/Off SATAのスケルチ検出を有効にします。デフォルト値はOffです。
Enable fgt_rx_signal_detect port On/Off fgt_rx_signal_detectポートを有効にします。デフォルト値はOffです。
Enable fgt_rx_signal_detect_lfps port On/Off fgt_rx_signal_detect_lfpsポートを有効にします。デフォルト値はOffです。
Enable rx_cdr_divclk_link0 port On/Off RX PMAからリファレンス・クロック・ピンへのRX CDRクロック出力を表すリンクポートを有効にします。このポートからF-Tile Reference and System PLL Clocks Intel® FPGA IPへの接続は、フィッターで物理ピンを決定する際のガイドとなります。このピン自体は、シミュレーションでのクロック動作の観察に使用しないでください。F-Tile Reference and System PLL Clocks Intel® FPGA IPの関連付けられている出力ポートで実際のクロック動作を観察します。物理ポートは通常、CPRIに使用されます。RX CDRクロック出力としてのコンフィグレーションには、物理ポートを物理リファレンス・クロック・ピンの8または9に接続します。この設定は、FGT PMAにのみ適用されます。デフォルト値はOffです。
Selected rx_cdr_divclk_link0 source 0からN-1 (N = PMAレーン数) fgt_rx_cdr_divclk_link0に供給を行うRX FGT PMAレーンを決定します。このパラメーターで使用されるFGT PMAインデックスは論理であることに注意してください。選択しているPMAレーンは、FGT Quad 3 (リファレンス・クロック9を使用) またはFGT Quad 2 (リファレンス・クロック8を使用) に物理的にマッピングする必要があります。Enable rx_cdr_divclk_link0 portがオフの場合は、このパラメーターは無視されます。デフォルト値はOffです。
Enable rx_cdr_divclk_link1 port On/Off RX PMAからリファレンス・クロック・ピンへのRX CDRクロック出力を表すリンクポートを有効にします。このポートからF-Tile Reference and System PLL Clocks Intel® FPGA IPへの接続は、フィッターで物理ピンを決定する際のガイドとなります。このピン自体は、シミュレーションでのクロック動作の観察に使用しないでください。F-Tile Reference and System PLL Clocks Intel® FPGA IPの関連付けられている出力ポートで実際のクロック動作を観察します。物理ポートは通常、CPRIに使用されます。RX CDRクロック出力としてのコンフィグレーションには、物理ポートを物理リファレンス・クロック・ピンの8または9に接続します。この設定は、FGT PMAにのみ適用されます。デフォルト値はOffです。
Selected rx_cdr_divclk_link1 source 0からN-1 (N = PMAレーン数) fgt_rx_cdr_divclk_link1に供給を行うRX FGT PMAレーンを決定します。このパラメーターで使用されるFGT PMAインデックスは論理であることに注意してください。選択しているPMAレーンは、FGT Quad 3 (リファレンス・クロック9を使用) またはFGT Quad 2 (リファレンス・クロック8を使用) に物理的にマッピングする必要があります。Enable rx_cdr_divclk_link1 portがオフの場合は、このパラメーターは無視されます。デフォルト値はOffです。
Enable fgt_rx_set_locktoref port On/Off この信号をアサートすると、CDRがリファレンスへのロックモードで保たれます。この信号をデアサートすると、CDRは自動モードで維持されます。モードを切り替える場合は、リセットをアサートします。手動のリファレンス・クロック・モードでは、ソフトCSRへの適切な書き込みにより、リセット・コントローラーを切り替えてlocktodataモードを無視します。デフォルト値はOffです。
Enable fgt_rx_cdr_freeze port On/Off

このポートにより、非アクティブなタイムスロット時にGPONでCDRロック状態をフリーズします。デフォルト値はOffです。

RX FGT CDR Settings
Output Frequency 12890.625MHz IPのコンフィグレーションから導出される編集不可能なRX FGT CDR出力周波数の初期値を指定します。
VCO frequency 12890.625MHz IPのコンフィグレーションから導出される編集不可能なRX FGT CDR VCO出力周波数の初期値を指定します。
RX FGT CDR reference clock frequency 25.781250から250.000000 CDRのリファレンス・クロック周波数 (Mhz) を選択します。デフォルト値は156.25です。
RX User Clock Setting
Enable RX user clock On/Off RX CDR出力周波数の分周器の値。クロックを使用しない場合は、クロックを無効にして消費電力を低減することができます。このクロックソースは、コア・インターフェイスでRXのUser Clock1とUser Clock 2の両方を駆動します。デフォルト値はOffです。
RX user clock div by 12から139.5 RX CDRのFvcoからRXユーザークロックへの分周係数。値は、0.5のインクリメントで12から139.5までの範囲が可能です。デフォルト値は100です。
図 62. パラメーター・エディターにおけるRX FHT PMAのパラメーター
表 32.  RX FHT PMAのパラメーター
パラメーター 値 説明
Enable FHT RX PAM4 Level Alternative Coding On/Off RX PAM4レベル代替コーディングには、このパラメーターを有効にします。無効にすると、リンク相手は、0xB4に設定されているグレイコードを送信する必要があります。有効にすると、リンク相手は、0x6Cに設定されているグレイコードを送信する必要があります。通常の動作、もしくは内部または外部のループバック・モードの場合は、このパラメーターを無効にする必要があります。デフォルト値はOffです。
Enable FHT RX P&N Invert Disabled/Enabled このパラメーターを有効にして、RXのPおよびN入力を反転します。デフォルトはDisabledです。
Enable FHT RX data profile Disabled/Enabled FHT RXデータのプロファイルを有効にして、1M RXデータビットの1の数のしきい値を設定します。これにより、RXデータの品質を決定します。受信した1の数が指定されている最小および最大のしきい値内にない場合、RX不良ステータスが示されます。データに基づきしきい値の最小値と最大値を決定し、それをFHT RX data 1 count maximumおよびFHT RX data 1 count minimumパラメーターで指定します。これらのパラメーターについては下行で説明されています。デフォルトはDisabledです。
注: このパラメーターは、Enabledにする必要があります。
FHT Rx data 1 count maximum 550000 1M RXデータビットの1の数の上限しきい値を選択します。デフォルトは550000です。推奨値は550000です。Enable FHT RX data profileパラメーターとともに使用する必要があります。
FHT Rx data 1 count minimum 450000 1M RXデータビットの1の数の下限しきい値を選択します。デフォルトは450000です。推奨値は450000です。Enable FHT RX data profileパラメーターとともに使用する必要があります。
FHT RX user clk div33_34 select

RX_DIV_33

RX_DIV_34

RX_DIV_66

RX_DIV_68

4つのDIVクロック出力の1つをRXユーザークロックに選択します。クロック を参照してください。デフォルトはRX_DIV_66です。
Enable FHT RX pre-encoder On/Off FHT TXプリエンコーダーを有効にします。デフォルト値はオフです。この設定は、リンク相手のRXプリエンコーダーの設定と一致している必要があります。
Enable FHT RX user clk1 On/Off FHT RXのユーザーclk1を有効にします。デフォルトはOffです。
FHT RX user clk1 select

DIV3334

DIV40

FHT RXユーザーclk1の選択です。オフにすると、div3334 (user div33_34にリストされる4つのDIVクロックの1つ) が選択されます。オンでは、DIV40クロックが選択されます。クロック を参照してください。デフォルトはdiv3334です。
Enable FHT RX user clk2 On/Off FHT RXのユーザーclk2を有効にします。デフォルトはOffです。
FHT RX user clk2 select

DIV3334

DIV40

FHT RXユーザーclk2の選択です。オフにすると、div3334 (user div33_34にリストされる4つのDIVクロックの1つ) が選択されます。オンでは、DIV40クロックが選択されます。クロック を参照してください。デフォルトはdiv3334です。

セクションの内容
RX FGT PMAインターフェイスのオプション

23

PRBS31、QPRBS13、PRBS13Q、PRBS31Q、SSPR、SSPR1、SSPRQ PRBS generator modeの設定は、パラメーター・エディターに表示されますが、現在、IPのGUIではサポートされていません。サポートされていないPRBS generator modeの設定は選択しないでください。これらの設定は、レジスターを使用して指定します。

レベル 2 の表題