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1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装
6. FタイルPMA/FEC Direct PHYデザインの実装
7. サポートされているツール
8. Fタイル・トランシーバー・リンクのデバッグ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
10. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビット・マッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのステータス信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
6.1. FタイルPMA/FEC Direct PHYデザインの実装
6.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
6.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
6.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
6.5. カスタム拍生成ポートとロジックのイネーブル
6.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
6.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
6.8. Fタイル・インターフェイスのプランニング
2.1.11. リコンフィグレーション・インターフェイス
各EMIBには、1つのデータパス Avalon® メモリーマップド・インターフェイス、および1つのPMA Avalon® メモリーマップド・インターフェイスがあり、各Fタイルには、1つのグローバル Avalon® メモリーマップド・インターフェイスがあります 。
- データパス Avalon® メモリーマップド・インターフェイスでは、400GハードIP (MAC、PCS、FEC)、200GハードIP (PCSおよびFEC)、EMIB (タイル側とコア側の両方)、PMAインターフェイス、およびFPGAコアに実装されているコントロールおよびステータスレジスター (CSR) にアクセスすることができます。
- PMA Avalon® メモリーマップド・インターフェイスでは、 PCIe* ハードIPおよびPMAにアクセスすることができます。
- グローバル Avalon® メモリーマップド・インターフェイスでは、Fタイルのすべてのコンポーネント (タイル側のEMIB、400GハードIP、200GハードIP、 PCIe* ハードIP、PMAインターフェイス、PMA、およびタイルのFIFOインターフェイス) にアクセスすることができます。コア側のEMIB (コアのFIFOインターフェイスを含む) にアクセスすることはできません。これは、コア側のEMIBがFPGAコアにあることが理由です。
図 9. リコンフィグレーション・インターフェイスを備えるFタイル・アーキテクチャーのビルディング・ブロック
図 10. タイルとFPGAコア間のインターフェイス
各ハードIPインスタンスには1つのreconfig_pdpがあり、各PMAには1つのreconfig_xcvrがあります。reconfig_pdpは、400GハードIPと200GハードIPの両方で、データパス Avalon® メモリーマップド・インターフェイスへのパラレル・データパス・インターフェイス・アクセスを提供します。reconfig_pdpは、Direct PHY IPに固有です。他のインターフェイスでは、異なる名前を使用します。例えば、イーサネットでは、reconfig_ethを使用します。
PCS 64b/66bバックプレーン・スクランブル・コーディングが有効になっているイーサネットでは、グローバル Avalon® メモリーマップド・インターフェイスIPはハードIPの一部です。したがって、グローバル Avalon® メモリーマップド・インターフェイスIPをインスタンス化し、イーサネット・ハードIPで追加のグローバル Avalon® メモリーマップド・インターフェイスIPを内部でインスタンス化する場合は、自動挿入されるアービターでこの2つの間の調停を行います。