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6.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
RS-FEC Directのデザインをインスタンス化するには、F-Tile Reference and System PLL Clocks Intel FPGA IPのインスタンス化 のセクションに記載されている手順に従います。PMAデータパスのパラメーター化に加えて、RS-FEC Directのデザインでは、前方誤り訂正のRS-FECモードを、NRZまたはPAM4のデザイン・コンフィグレーションで有効にすることができます。
F-Tile PMA/FEC Direct PHY Intel® FPGA IPのRS-FECオプションは、FECのアーキテクチャー のセクションで指定されているRS-FECモードをサポートします。F-Tile PMA/FEC Direct PHY Intel® FPGA IPのRS-FECモードの包括的なリストに関しては、表 7 を参照してください。さらに、FECの配置規則 のセクションで、RS-FEC Directデザインをコンフィグレーションする際に従う規則を確認します。
次の図に示すように、F-Tile PMA/FEC Direct PHY Intel® FPGA IPのRS-FECタブで、Enable RS-FECを選択し、FECとともにデザインをコンフィグレーションします。
デザインのRS-FECモードとデータレートに基づき、PMA parallel clock frequencyを調整し、それに応じてSystem PLL frequencyを選択します。F-Tile PMA/FEC Direct PHY Intel® FPGA IPで選択しているSystem PLL frequencyが、F-Tile Reference and System PLL Clocks Intel® FPGA IPのリファレンス・クロック周波数と一致していることを確認します。
RS-FECのデザインで有効にできるオプションはほかにもあります。ループバックを有効にするには、Enable RS-FEC loopbackオプションを選択します。Enable RS-FEC data interleave patternオプションを有効にすることもできます。このオプションを有効にすると、RS-FECのレーンは、各物理レーンで64/80ビットずつビット・インターリーブされます。デフォルト値はOffです。
デザインでRS-FECの機能を有効にすると、TXおよびRXのデスキューロジックが有効になります。TXおよびRXデータパスのデスキューロジックの詳細については、デスキューロジック のセクションを参照してください。
FEC Directのデザインでは、リセットシーケンス時に、tx_am_gen_startがアサートされたらアライメント・マーカーの送信を開始し、2つのアライメント・マーカーが送信されたら、tx_am_gen_2x_ackをアサートします。tx_am_gen_startはリセットシーケンスの一部として、tx_readyがアサートされる前にHighになります。さらに、FEC Directモードでは、TXデータの有効信号をtx_cadence信号でペーシングすることができます。
例えば、100G FEC Directのデザインでは、アライメント・マーカー (AM) サイクルは81920クロックサイクルで、AMパルス幅は5クロックサイクル幅です。さらに、TXデータはスクランブル解除されます。FEC Directのデザインがロックまたはアライメントされない場合、RXデータは0です。