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3.3.6. デザイン例の生成
F-Tile PMA/FEC Direct PHY Intel® FPGA IPのパラメーター・エディターには、Generate Example Designの機能が含まれており、それによってPMA/FEC Directモードのデザイン例を容易に作成、生成、およびシミュレーションすることができます。
生成の際には、図 66 で示すように、4つのExample Design Optionsから選択することができます。
デザイン例では、ターゲットデバイスに向けた生成、コンパイル、およびシミュレーションのフローをサポートします。今後のソフトウェア・リリースでは、ハードウェアのデザイン例のサポートを提供する計画があります。現在は、次のExample Design Optionsを利用することができます。
| デザイン例のオプション | 相当するプリセット設定 | 詳細 |
|---|---|---|
| FHT NRZ 25G 1 PMA lane RSFEC 272/258 | FHT_NRZ_25G_1_PMA_Lane_RSFEC_272_258_ED | 1つのPMA FHT NRZレーン、25.78125Gbpsで動作、RS-FEC 272/258モードを使用 |
| FGT NRZ 50G 2 PMA lanes RSFEC 528/514 | FGT_NRZ_50G_2_PMA_Lanes_RSFEC_528_514_ED | 2つのPMA FGT NRZレーン、25.78125Gbpsで動作 (各レーン)、RS-FEC 528/512モードを使用 |
| FHT PAM4 4 400G 4 PMA lanes RSFEC 544/514 | FHT_PAM4_400G_4_PMA_lanes_RSFEC_544_514_ED | 4つのPMA FHT PAM4レーン、106.25Gbpsで動作 (各レーン)、RS-FEC 544/514モードを使用 |
| FGT NRZ 50G 2 PMA Lanes Custom Cadence | FGT_NRZ_50G_2_PMA_Lanes_Custom_Cadence_ED | 2つのPMA FGT NRZレーン、25.78125Gbpsで動作 (各レーン)、カスタム拍のクロックモードを使用 カスタム拍のクロックモードでは、システムPLLでPMAのデジタル・データ・パス (つまり、Fタイル・インターフェイスFIFOとコア・インターフェイスFIFO) にクロックを提供します。PMAブロックとPMAインターフェイスFIFOは、PMA clockoutによってクロックが提供されます。 |
Example Design Optionsは、表 36 で説明されているように、一部のプリセットの設定と同等です。各プリセットにおけるIPのパラメーター設定を確認するには、表 26 を参照してください。または、IPのパラメーター・エディターでプリセットを右クリックし、Show Preset Settingsをクリックします。もしくは、Apply presetをクリックし、パラメーター・エディターでプリセットの設定を適用します。
4つの利用可能なExample Design Optionsのいずれかを選択し、その後GUIでF-Tile PMA/FEC Direct PHY Intel® FPGA IPの設定を変更しても、生成されるデザイン例は、変更後のF-Tile PMA/FEC Direct PHY Intel® FPGA IPの設定には従いません。デザイン例の生成では、表 36 に記載されているExample Design Optionsのみが使用されます。F-Tile PMA/FEC Direct PHY Intel® FPGA IPの設定に対する変更は、デザイン例の生成時に適用されません。
次の図に示されているように、F-Tile PMA/FEC Direct PHY Intel® FPGA IPのExample Designタブでは、事前に定義されているRS-FECオプションを選択し、デザイン例をコンフィグレーションすることができます。
- FHT NRZ 25G 1 PMA Lane RSFEC 272/25
- FGT NRZ 50G 2 PMA Lanes RSFEC 528/514
- FHT PAM4 4 400G 4 PMA Lanes RSFEC 544/514
- F-Tile PMA/FEC Direct PHY Intel® FPGA IPのExample Designタブに移動します。
- ドロップダウン・メニューからデザイン例の1つを選択します。Noneを選択すると、デザイン例を生成することはできません。
- Acknowledgment:オプションのボックスをクリックします。このオプションは、ドロップダウン・メニューで指定しているデザイン例のみが生成されることを再確認するものです。IPの他のパラメーター設定を指定しても、デザイン例の生成では有効になりません。Acknowledgmentボックスをチェックしないと、デザイン例を生成することはできません。
- ステップ2とステップ3が行われていることを確認し、Generate Example Designをクリックします。
Generate Example Designをクリックすると、コンパイラーのIP GenerationとSupport-logic Generationのステージが完了します。また、デザイン例のフォルダーが生成され、 インテル® Quartus® Primeのプロジェクト (.qpf)、設定 (.qsf)、およびIPのファイル、デザイン例のシミュレーションおよびテストベンチのファイルが含まれます。このフォルダーは、次の位置にあります。
<Project Folder>/<directphy_f_0_example_design/example_design>コンパイラーは、デザイン例の.qsfファイルを読み取ります。これには、PMAのリファレンス・クロック、TXおよびRXの高速シリアルピン位置の割り当てが含まれます。
リアルタイムのシミュレーション時間を短縮するため、デザイン例のテストベンチでは、Fast Simモデルを使用します。このモデルは、シミュレーション実行スクリプトのマクロを介して有効になります。Fast Simモデルを有効にする構文は次のとおりです。
+define+IP7581SERDES_UX_SIMSPEEDこのマクロは、Generate Example Designボタンをクリック後に、デザイン例のシミュレーション・スクリプトでデフォルトで有効になります。
デザイン例のシミュレーション
- VCS* でのシミュレーションには、example_design/testbenchディレクトリーに移動し、次のシェルスクリプトを使用してシミュレーションを起動します。
sh run_vcs.sh - ModelSim* でのシミュレーションには、example_design/testbenchディレクトリーに移動し、次のコマンドを使用してシミュレーションを起動します。
vsim -c -do run_vsim.tcl - 波形ビューアーを起動して、シミュレーションの結果を確認します。