このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。
1. Fタイルの概要
2. Fタイルのアーキテクチャー
3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの実装
4. F-Tile Reference and System PLL Clocks Intel® FPGA IPの実装
5. F-Tile Global Avalon® Memory-Mapped Interface Intel® FPGA IPの実装
6. FタイルPMA/FEC Direct PHYデザインの実装
7. サポートされているツール
8. Fタイル・トランシーバー・リンクのデバッグ
9. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド・アーカイブ
10. FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド改訂履歴
2.2.2.1. 400GハードIPとFHTを使用している1つの200GbE-4インターフェイスの実装
2.2.2.2. 400GハードIPとFHTを使用している1つの200GbE-2インターフェイスの実装
2.2.2.3. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスの実装
2.2.2.4. 400GハードIPとFGTを使用している1つの100GbE-4インターフェイスの実装
2.2.2.5. 200GハードIPとFGTを使用している1つの10GbE-1インターフェイスの実装
2.2.2.6. 400GハードIPとFHTを使用している3つの25GbE-1インターフェイスの実装
2.2.2.7. 400GハードIPとFHTを使用している1つの50GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.8. 400GハードIPとFHTを使用している1つの100GbE-1インターフェイスと2つの25GbE-1インターフェイスの実装
2.2.2.9. 400GハードIPとFHTを使用している2つの100GbE-1インターフェイスと1つの25GbE-1インターフェイスの実装
2.2.2.10. 400GハードIPとFHTを使用している100GbE-1、100GbE-2、および50GbE-1インターフェイスの実装
3.1. F-Tile PMA/FEC Direct PHY Intel® FPGA IPの概要
3.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPを使用するデザイン
3.3. IPのコンフィグレーション
3.4. 信号とポートのリファレンス
3.5. PMAおよびFECモードにおけるPHY TXおよびRXデータパスのビット・マッピング
3.6. クロック
3.7. カスタム拍生成ポートとロジック
3.8. リセットのアサート
3.9. ボンディングの実装
3.10. 独立したポートのコンフィグレーション
3.11. コンフィグレーション・レジスター
3.12. コンフィグレーション可能な インテル® Quartus® Prime開発ソフトウェアの設定
3.13. ハードウェア・テストに向けたF-Tile PMA/FEC Direct PHY Intel® FPGA IPのコンフィグレーション
3.14. Avalon® メモリーマップド・インターフェイスを使用してのハードウェア・コンフィグレーション
3.4.1. TXおよびRXのパラレルおよびシリアル・インターフェイス信号
3.4.2. TXおよびRXのリファレンス・クロックとクロック出力インターフェイス信号
3.4.3. リセット信号
3.4.4. RS-FECの信号
3.4.5. カスタム拍のコントロールおよびステータス信号
3.4.6. TX PMAのステータス信号
3.4.7. RX PMAのステータス信号
3.4.8. TX/RXのPMAおよびコア・インターフェイスFIFOの信号
3.4.9. PMA Avalon® メモリーマップド・インターフェイスの信号
3.4.10. データパス Avalon® メモリーマップド・インターフェイスの信号
6.1. FタイルPMA/FEC Direct PHYデザインの実装
6.2. F-Tile PMA/FEC Direct PHY Intel® FPGA IPのインスタンス化
6.3. F-Tile PMA/FEC Direct PHY Intel® FPGA IPでのRS-FEC Directデザインの実装
6.4. F-Tile Reference and System PLL Clocks Intel® FPGA IPのインスタンス化
6.5. カスタム拍生成ポートとロジックのイネーブル
6.6. FタイルPMA/FEC Direct PHYデザインのIPの接続
6.7. FタイルPMA/FEC Direct PHYデザインのシミュレーション
6.8. Fタイル・インターフェイスのプランニング
6.5. カスタム拍生成ポートとロジックのイネーブル
このFタイルPMA/FEC Direct PHYのデザインでは、システムPLLクロックモードを使用して、FGT PMAレーンのデジタル・データ・パスにクロックを提供します。システムPLL周波数 (830.078125Mhz) がPMAクロック周波数 (805.6640625Mhz) よりも大きいため、IPのパラメーター・エディターでカスタム拍生成ロジックポートを有効にし、ロジックオプションを有効にする必要があります。
- tx_cadenceポート出力を使用し、TX PMAインターフェイスのデータ有効ビット (TXパラレルデータのビットの1つ) をアサートまたはデアサートします。パラレルデータのマッピング情報 を参照してください。
- tx_cadence_fast_clkをtx_clkout/tx_clkout2に接続する必要があります。クロックソースはSystem PLL Clock / 2 (415.0390625MHz) です。
- tx_cadence_slow_clkをtx_clkout/tx_clkout2に接続する必要があります。クロックソースは、Word clockまたはBond clock / 2 (402.83203125MHz) です。
図 104. カスタム拍生成ポートとロジックのイネーブル
レートマッチFIFOの要件
次のガイドラインは、ユーザーFPGAコアロジックとF-Tile PMA/FEC Direct PHY Intel® FPGA IPの間のエラスティックFIFO要件に適用されます。
- ユーザーFPGAコアロジックがシステムPLL周波数/2と同じ周波数 (つまり、415.0390625MHz) で実行されている場合は、ユーザーFPGAコアロジックとF-Tile PMA/FEC Direct PHY Intel® FPGA IPの間にエラスティックFIFO要件はありません。
- ユーザーFPGAコアロジックがPMAクロック周波数/2 (つまり、402.83203125MHz) で実行されている場合は、ユーザーFPGAコアロジックとFタイル・コア・インターフェイスFIFOの間にエラスティックFIFOが必要です。それにより、PMAクロック周波数のドメインからシステムPLLクロック周波数のドメインに転送を行います。この実装は、ユーザーが行う必要があります。