F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイド

ID 683872
日付 6/26/2023
Public
ドキュメント目次

1. F タイルの概要

更新対象:
インテル® Quartus® Prime デザインスイート 23.2
IPバージョン 4.5.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。
このユーザーガイドでは、 Intel Agilex® 7 F タイルのビルディング・ブロック、物理 (PHY) 層の IP、PLL、およびクロック・ネットワークのアーキテクチャーと実装の詳細について説明します。F タイルには、タイルごとに最大 20 個の PMA があり、それぞれに高度な高速アナログ信号調整およびクロック・データ・リカバリー回路が統合されています。それらは、チップ間、チップとモジュール間、およびバックプレーンのアプリケーションで使用されます。

F タイルは、PAM4 および NRZ のデュアルモード・シリアル・インターフェイス・タイルで、16 個の FGT PMA と 4 個の FHT PMA を含みます。F タイルには複数のハード IP ブロックが含まれており、PMA と組み合わせて使用することにより、広く利用されているシリアルプロトコルや新しいシリアルプロトコルの効率的な実装を可能にします。F タイルは、インテル の組み込みマルチダイ・インターコネクト・ブリッジ (EMIB) テクノロジーを使用して FPGA ファブリックに接続します。

表 1.  F タイルの機能
機能 詳細
利用可能な PMA 数 最大 20
  • FHT: タイルあたり最大 4
  • FGT: タイルあたり最大 16

各タイルでは、すべての FHT PMA が結合されているわけではありません。 Intel® Agilex™ 7 デバイスファミリーのピン接続ガイドライン を参照してください。

データレート範囲 FHT:
  • 24-29Gbps NRZ
  • 48-58Gbps NRZ および PAM4
  • 96-116Gbps PAM4
FGT:
  • 1-32Gbps NRZ
  • 20-58.125 PAM4

すべての FGT PMA が同じデータレートをサポートするわけではありません。PMA のデータレートを参照してください。

EMIB 数 24
PCIe* ハード IP モード 最大 1 つの Gen4 x16、2 つのGen4 x8、または 4 つの Gen4 x4
イーサネット・ハード IP モード (およびそれぞれでサポートされる PMA の数)。10GbE-1 は、1 つの PMA をサポートする 10GbE モードです。

10GbE-1、25GbE-1、40GbE-4、50GbE-2、50GbE-1、100GbE-4、100GbE-2、100GbE-1、200GbE-8、200GbE-4、200GbE-2、400GbE-8、400GbE-4。次のオプションの機能あり。

  • オートネゴシエーション
  • リンク・トレーニング
  • IEEE 1588 高精度時間プロトコル (PTP)

すべてのデータレートのイーサネット PCS と MAC が含まれます。すべての機能がすべてのデータレートでサポートされるわけではありません。F タイル・イーサネット・インテル® FPGA ハード IP ユーザーガイドを参照してください。

前方誤り訂正 (FEC) およびリードソロモン FEC (RS-FEC) モード
  • IEEE 802.3 BASE-R Firecode (CL 74)
  • Ethernet Technology Consortium (ETC) RS(272, 258)
  • IEEE 802.3 RS(528, 514) (CL91)
  • IEEE 802.3 RS(544, 514) (CL 134)

F タイルでサポートされる FEC モードとコンプライアンス仕様を参照してください。