サードパーティー・シミュレーション・ユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683870
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル FPGAデザインのシミュレーション 2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 3. Synopsys VCS*およびVCS MXのサポート 4. Aldec Active-HDL*およびRiviera-PRO *のサポート 5. Cadenceシミュレーターのサポート A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. インテル FPGAデザインのシミュレーション x
1.1. シミュレーターのサポート 1.2. シミュレーション・レベル 1.3. HDLサポート 1.4. シミュレーション・フロー 1.5. シミュレーションの準備 1.6. インテル® FPGA IPコアのシミュレーション 1.7. シミュレーションの実行(カスタムフロー) 1.8. インテル FPGAデザインのシミュレーション 改訂履歴
1.5. シミュレーションの準備 x
1.5.1. シミュレーション・モデルのコンパイル
1.6. インテル® FPGA IPコアのシミュレーション x
1.6.1. 生成されるシステム・シミュレーション・ファイル 1.6.2. IPシミュレーションのスクリプティング
1.6.2. IPシミュレーションのスクリプティング x
1.6.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成 1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み
1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み x
1.6.2.2.1. Aldec ActiveHDL*またはRiviera Pro* Simulatorセットアップ・スクリプトの入手 1.6.2.2.2. Cadence Incisive* Simulatorセットアップ・スクリプトの入手 1.6.2.2.3. Cadence Xcelium* シミュレーター・セットアップ・スクリプトのソーシング 1.6.2.2.4. Mentor Graphics ModelSim* Simulatorセットアップ・スクリプトの入手 1.6.2.2.5. Synopsys VCS* Simulatorセットアップ・スクリプトの入手 1.6.2.2.6. Synopsys VCS* MX Simulatorセットアップ・スクリプトの入手
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* x
2.1. クイックスタート例(Verilogを使用するModelSim) 2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン 2.3. ModelSimシミュレーションのセットアップ・スクリプト例 2.4. サポートされない機能 2.5. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 改訂履歴
2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン x
2.2.1. ModelSim-Intel FPGA Edition用コンパイル済みライブラリーの使用 2.2.2. Verilog HDLからVHDLへのパラメーター情報の受け渡し 2.2.3. シミュレーション速度の高速化 2.2.4. シミュレーション・メッセージの表示 2.2.5. シミュレーション波形の表示 2.2.6. ModelSim-Intel FPGA EditionのWaveform Editorを使用したシミュレーション
3. Synopsys VCS*およびVCS MXのサポート x
3.1. クイックスタートの例(Verilogを使用するVCS) 3.2. VCSおよびVCS MXのガイドライン 3.3. VCSシミュレーションのセットアップ・スクリプト例 3.4. Synopsys VCS*およびVCS MXサポート 改訂履歴
4. Aldec Active-HDL*およびRiviera-PRO *のサポート x
4.1. クイックスタートの例 (Active-HDL VHDL) 4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン 4.3. シミュレーション・セットアップ・スクリプトの使用 4.4. Aldec Active-HDL*およびRiviera-PRO *のサポート 改訂履歴
4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン x
4.2.1. SystemVerilogファイルのコンパイル
5. Cadenceシミュレーターのサポート x
5.1. クイックスタートの例(NC-Verilog) 5.2. GUIおよびコマンドライン・インターフェイスの使用 5.3. Cadence Incisive Enterprise (IES)のガイドライン 5.4. IESシミュレーションのセットアップ・スクリプト例 5.5. Cadenceシミュレーターのサポート 改訂履歴
5.3. Cadence Incisive Enterprise (IES)のガイドライン x
5.3.1. パルス拒否遅延のシミュレーション 5.3.2. シミュレーション波形の表示
1. インテル FPGAデザインのシミュレーション
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim*
3. Synopsys VCS*およびVCS MXのサポート
4. Aldec Active-HDL*およびRiviera-PRO *のサポート
5. Cadenceシミュレーターのサポート
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

3.3. VCSシミュレーションのセットアップ・スクリプト例

インテル® Quartus® Prime開発ソフトウェアは、デザインのIPコアに向けてシミュレーション・セットアップ・スクリプトを生成することができます。 このスクリプトには、必要なシミュレーション・モデルを正しい順序でコンパイルするシェルコマンドが含まれています。このスクリプトはまた、トップレベルのデザインをエラボレートし、100タイムユニットのシミュレーションをデフォルトで実行します。このスクリプトは、Linuxのコマンドシェルから実行できます。

VCSおよびVCS MXのスクリプトが、vcs_setup.sh (Verilog HDLあるいはSystemVerilog用)とvcsmx_setup.sh (VHDLを使用したVerilog HDLおよびSystemVerilogの組み合わせ用)です。生成された.shスクリプトを読み出して、スクリプトをソースする際、あるいはスクリプトを編集した場合に直接再定義を実行するための上書きが可能な変数を確認します。デザイン用にシミュレーション・スクリプトを設定するには、コマンドラインを使用してシェルスクリプトに変数値を渡します。

シミュレーション変数を渡すコマンドラインの使用例


sh vcsmx_setup.sh\
USER_DEFINED_ELAB_OPTIONS=+rad\
USER_DEFINED_SIM_OPTIONS=+vcs+lic+wait

VCS-MX用のトップレベル・シミュレーション・シェル・スクリプトの例


# Run generated script to compile libraries and IP simulation files
# Skip elaboration and simulation of the IP variation
sh ./ip_top_sim/synopsys/vcsmx/vcsmx_setup.sh SKIP_ELAB=1 SKIP_SIM=1 QSYS_SIMDIR="./ip_top_sim"
#Compile top-level testbench that instantiates IP
vlogan -sverilog ./top_testbench.sv
#Elaborate and simulate the top-level design 
vcs –lca –t ps <elaboration control options> top_testbench
simv <simulation control options>

VCS用のトップレベル・シミュレーション・シェル・スクリプトの例


# Run script to compile libraries and IP simulation files
sh ./ip_top_sim/synopsys/vcs/vcs_setup.sh TOP_LEVEL_NAME=”top_testbench”\
# Pass VCS elaboration options to compile files and elaborate top-level
 passed to the script as the TOP_LEVEL_NAME
USER_DEFINED_ELAB_OPTIONS="top_testbench.sv"\
# Pass in simulation options and run the simulation for specified amount of time.
USER_DEFINED_SIM_OPTIONS=”<simulation control options>
レベル 2 の表題