AN 835: PAM4シグナリングの基礎

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ID 683852
日付 3/12/2019
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CEI-56G-MRトランスミッター 3. CEI-56G-MR-PAM4インターフェイスの詳細 4. CEI-56G-MR-PAM4レシーバー 5. PAM4リンクのケーススタディー 6. Medium Reach (MR) PAM4システム・デザイン・スタディー 7. 用語および略語 8. 参照資料 9. AN 835: PAM4シグナリングの基礎の文書改訂履歴
1. 概要 x
1.1. NRZの基礎 1.2. PAM4コーディング方式を使用した規格 1.3. CEI-56Gインターコネクトの範囲とアプリケーション距離
1.3. CEI-56Gインターコネクトの範囲とアプリケーション距離 x
1.3.1. VSR (Very Short Reach) チップ・モジュール間 1.3.2. MR (Mid-Range Reach) - PCBA内のチップ間 1.3.3. LR (Long Reach) - バックプレーン/ミッドプレーンまたはケーブルを介したチップ間
2. CEI-56G-MRトランスミッター x
2.1. 命名規則 2.2. アイの高さ (EH6) とアイの幅 (EW6) 2.3. アイの線形 2.4. 電気的特性 2.5. PAM4ジッター方法論 2.6. TXプリエンファシス法
2.4. 電気的特性 x
2.4.1. トランスミッターの特性 2.4.2. トランスミッター・リターン損失 2.4.3. トランスミッターの線形 (RLM) 2.4.4. 信号対雑音/歪み率 (SNDR)
3. CEI-56G-MR-PAM4インターフェイスの詳細 x
3.1. COMの概要 3.2. 規定チャネル仕様COM 3.3. 参考チャネル挿入損失 3.4. 参考チャネルリターン損失
3.1. COMの概要 x
3.1.1. バックプレーン測定
4. CEI-56G-MR-PAM4レシーバー x
4.1. PAM4信号の解析における課題 4.2. PAM4レシーバーのアーキテクチャー 4.3. イコライゼーション技術 4.4. CEI-56G-MR-PAM4レシーバーの詳細
4.2. PAM4レシーバーのアーキテクチャー x
4.2.1. アナログレシーバーとデジタルレシーバー 4.2.2. スライサー 4.2.3. クロック・データ・リカバリー (CDR)
4.4. CEI-56G-MR-PAM4レシーバーの詳細 x
4.4.1. 電気的特性 4.4.2. 差動入力リターン損失 4.4.3. レシーバーの干渉耐性 4.4.4. レシーバーのジッター耐性
5. PAM4リンクのケーススタディー x
5.1. OIF_Stressed 5.2. OIF_Compliant (dB)
5.1. OIF_Stressed x
5.1.1. チャネル特性 5.1.2. アドバンスト・リンク・アナライザーによるOIF_Stressed PAM4リンク・シミュレーション
5.2. OIF_Compliant (dB) x
5.2.1. チャネル特性 5.2.2. アドバンスト・リンク・アナライザーによるOIF_Compliant PAM4リンク・シミュレーション
6. Medium Reach (MR) PAM4システム・デザイン・スタディー x
6.1. システム電源 6.2. システムコスト 6.3. ボードスペース 6.4. まとめ
1. 概要
2. CEI-56G-MRトランスミッター
3. CEI-56G-MR-PAM4インターフェイスの詳細
4. CEI-56G-MR-PAM4レシーバー
5. PAM4リンクのケーススタディー
6. Medium Reach (MR) PAM4システム・デザイン・スタディー
7. 用語および略語
8. 参照資料
9. AN 835: PAM4シグナリングの基礎の文書改訂履歴

4.2. PAM4レシーバーのアーキテクチャー

レシーバーのアーキテクチャーには、PAM4シリアルリンクに必要な基本モジュールが含まれていますが、 インテル® Stratix® 10 PAM4レシーバー・ソリューションのアーキテクチャーの詳細は含まれていません。

セクションの内容
アナログレシーバーとデジタルレシーバー
スライサー
クロック・データ・リカバリー (CDR)

レベル 2 の表題