| 新しい IP Catalog のサポートを更新。IP Catalog について詳細は、Introduction to Altera IP CoresのIP Catalog and Parameter Editorを参照してください。 |
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| サポートされるエンベデッド・デバッグ機能を追加。この機能は、デザインの PLL インスタンスで PLL コントロール・レジスターへの書き込み、ステータスレジスターからの読み出しが可能です。この機能はDynamic Reconfigurationタブの下で使用可能です。 |
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有効な FPLL モードを表示するために FPLL Parameter Editor グラフィック・ユーザー・インターフェイス (GUI) を変更。次の 3 つのモードで FPLL を使用できます。
- Core
- Cascade Source
- Transceiver
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| 自動帯域幅設定のオプションを削除。次の帯域幅の設定が可能です。
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| ユーザー警告と情報のメッセージの向上 |
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| Arria 10 エディション・バージョン 13.1 の fPLL IP では、Core と Transceiver PLL モードで使用される FPLL の同時選択が可能になりました。ただし、Arria 10 エディション・バージョン 14.0 の FPLL IP では、一度に 1 モードのみ (Transceiver PLL または Core PLL) の選択が可能です。Arria 10 エディション・バージョン 13.1 で両モード (Transceiver PLL と Core PLL) を選択している場合は、Arria 10 エディション・バージョン 14.0 で FPLL IP の自動アップグレードに失敗します。この場合、正当な FPLL の使用モードを 1 つ選択した後、FPLL IP を手動でアップグレードする必要があります。 |
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| 「Core」が FPLL モードとして選択されている場合は、IP Parameter Editor のMaster Clock Generation Blockタブは表示されません。Master Clock Generation Blockタブは、FPLL モードとして 「Transceiver」が選択されている場合のみ表示されます。 |
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