6.1.3. GPIO Intel® FPGA IPのパラメーター設定

Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ

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日付 10/07/2024

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6.1.3. GPIO Intel® FPGA IPのパラメーター設定

GPIO IPのパラメーターは、 Quartus® Prime開発ソフトウェアで設定できます。オプションには3つのグループ (General、Buffer、Registers) があります。

表 41. GPIO IPのパラメーター - General
パラメーター	条件	選択可能な値	詳細
Data Direction	—	Input Output Bidir	GPIOのデータ方向を指定します。
Data width	—	1から128	データ幅を指定します。
Use legacy top-level port names	—	On Off	Stratix® V、 Arria® V、および Cyclone® Vデバイスと同じポート名を使用します。例えば、`dout` は `dataout_h` と `dataout_l` になり、`din` は `datain_h` と `datain_l` になります。注: これらのポートの動作は、 Stratix® V、 Arria® V、および Cyclone® Vデバイスとは異なります。マイグレーション・ガイドラインについては、関連情報を参照してください。

表 42. GPIO IPのパラメーター - Buffer
パラメーター	条件	選択可能な値	詳細
Use differential buffer	—	On Off	オンにすると、差動I/Oバッファーが有効になります。
Use pseudo differential buffer	Data Direction = `Output` Use differential buffer = On	On Off	出力モードでオンにすると、擬似差動出力バッファーが有効になります。 Use differential buffer をオンにしている場合、このオプションは、双方向モードでは自動的にオンになります。
Use bus-hold circuitry	Data Direction = `Input` または `Bidir` Use differential buffer = Off	On Off	オンにすると、バスホールド回路でI/Oピンの信号を弱く保持することができます。最後に駆動された状態で保持されます。出力バッファーの状態は1または0になりますが、ハイインピーダンスではありません。
Use open drain output	Data Direction = `Output` または `Bidir` Use differential buffer = Off	On Off	オンにすると、オープンドレイン出力によってデバイスでシステムレベルのコントロール信号 (割り込み信号や書き込みイネーブル信号など) を提供できるようになります。これらの信号は、システム内の複数のデバイスでアサートできます。
Enable output enable port	Data Direction = `Output`	On Off	オンにすると、OEポートへのユーザー入力が有効になります。このオプションは、双方向モードでは自動的にオンになります。
Enable seriestermination/ paralleltermination ports	—	On Off	オンにすると、出力バッファーの `terminationcontrol` ポートが有効になり、ユーザーモードのOCTキャリブレーションが可能になります。

表 43. GPIO IPのパラメーター - Registers
パラメーター	条件	選択可能な値	詳細
Register mode	—	None Simple register DDIO	GPIO IPのレジスターモードを指定します。 None: バッファーに対するシンプルな配線接続を指定します。 Simple register: DDIOをシングル・データレート・モード (SDR) のシンプルレジスターとして使用することを指定します。フィッターは、このレジスターをI/Oにパッキングすることができます。 DDIO: IPコアでDDIO を使用することを指定します。
Enable synchronous clear / preset port	Register mode = `DDIO`	None Clear Preset	同期リセットポートの実装方法を指定します。 None: 同期リセットポートを無効にします。 Clear: `SCLR` ポートを同期クリアに有効にします。 Preset: `SSET` ポートを同期プリセットに有効にします。
Enable asynchronous clear / preset port	Register mode = `DDIO`	None Clear Preset	非同期リセットポートの実装方法を指定します。 None: 非同期リセットポートを無効にします。 Clear: `ACLR` ポートを非同期クリアに有効にします。 Preset: `ASET` ポートを非同期プリセットに有効にします。 `ACLR` 信号と `ASET` 信号はアクティブHighです。
Enable clock enable ports	Register mode = `DDIO`	On Off	On: クロックイネーブル (`CKE`) ポートを有効にし、データがクロックインまたはクロックアウトされるタイミングを制御できるようにします。この信号により、データが制御されることなく通過しないようにします。 Off: クロックイネーブル・ポートは有効にならず、データは常に自動的にレジスターを通過します。
Half Rate logic	Register mode = `DDIO`	On Off	オンにすると、ハーフレートDDIOが有効になります。
Separate input/output Clocks	Data Direction = `Bidir` Register mode = `Simple register` または `DDIO`	On Off	オンにすると、双方向モードにおける入力パスと出力パスに別々のクロック (`CK_IN` および `CK_OUT`) が有効になります。