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1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック
3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック
4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL
5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O
6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス
7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード
8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和
9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト
10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. インテル® Cyclone® デバイスにおけるエンベデッド・メモリーブロックの改訂履歴
5.1. インテル® Cyclone® 10 GX デバイスにおける I/O と差動 I/O バッファー
5.2. インテル® Cyclone® 10 GXデバイスにおける I/O 規格と電圧レベル
5.3. インテル® Cyclone® 10 GX デバイスにおけるインテルFPGA I/O IP コア
5.4. インテル® Cyclone® 10 GX デバイスにおける I/O リソース
5.5. インテル® Cyclone® 10 GX デバイスにおける I/O のアーキテクチャーと一般機能
5.6. インテル® Cyclone® 10 GX デバイスにおける高速ソース・シンクロナス SERDES および DPA
5.7. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の使用
5.8. デバイスにおけるI/Oと高速I/O
5.7.1. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : 最大 DC 電流制限
5.7.5. ガイドライン: LVDS SERDES IPコアのインスタンス化
5.7.6. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.7. ガイドライン : インテル® Cyclone® 10 GX GPIO 性能でのジッターへの高影響の最小化
5.7.8. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
6.1. インテル® Cyclone® 10 GX 外部メモリー・インターフェイス・ソリューションの主な特徴
6.2. インテル® Cyclone® 10 GXデバイスでサポートされるメモリー規格
6.3. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス幅
6.4. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスI/Oピン
6.5. インテル® Cyclone® 10 GX デバイスパッケージのメモリー・インターフェイスのサポート
6.6. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス
6.7. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスのアーキテクチャー
6.8. デバイスでの外部メモリー・インターフェイス
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1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
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LAB ( ロジック・アレイ・ブロック ) は、ALM ( アダプティブ・ロジック・モジュール ) として知られる基礎的なビルディング・ブロックで構成されています。LAB をコンフィグレーションすることで、ロジック・ファンクション、演算ファンクション、およびレジスター・ファンクションが実装可能となります。
また、 インテル® Cyclone® 10 GXデバイスで使用可能な LAB の 4 分の 1 を MLAB ( メモリー LAB ) として使用できます。なお、特定のデバイスには、より高い MLAB 比率を有するものもあります。
Quartus Prime プロ・エディションソフトウェアおよびサポートされるサードパーティーの合成ツールは、Library of Parameterized Module (LPM) などパラメーター化された機能と併せて使用すると、カウンター、加算器、減算器、および演算ファンクションなどの一般的な機能に適切なモードを自動的に選択します。
この章は、以下の項で構成されています。
- LAB
- ALM 動作モード