PCIeソリューションに向けた Arria V Avalon-MMインターフェイス: ユーザーガイド

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ID 683773
日付 5/21/2017
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ドキュメント目次
ドキュメント目次 x
1. データシート 2. PCI Express用Avalon-MM Arria VハードIPスタートガイド 3. パラメータの設定 4. インターフェイスおよび信号の説明 5. レジスター 6. エンドポイントの割り込み 7. エラー処理 8. デザインの実装 9. 追加機能 10. トランシーバーPHY IPリコンフィグレーション 11. デバッグ A. PCI Expressに関するFAQ B. レーンの初期化とリバーサル C. 改訂履歴
1. データシート x
1.1. PCIe用Avalon-MMインターフェイス データシート 1.2. 機能特性 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. コンフィグレーション 1.6. デザイン例 1.7. IPコアの検証 1.8. パフォーマンスおよびリソース使用率 1.9. 推奨スピードグレード 1.10. PCI Expressに向けたデザインの作成
1.7. IPコアの検証 x
1.7.1. 互換性の試験環境
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド x
2.1. Qsysの実行 2.2. デザイン例の生成 2.3. ゲート・レベル・シミュレーションを実行する 2.4. Single Dwordデザインのシミュレーション 2.5. チャネル配置のガイドライ ンを理解する 2.6. シンセシス・ファイルの生成 2.7. Quartus® Prime開発ソフトウェアでデザインをコンパイルする 2.8. デバイスのプログラミング
3. パラメータの設定 x
3.1. Avalon-MMのシステム設定 3.2. ベース・アドレス・レジスター(BAR)の設定 3.3. 3.4. デバイスのケイパビリティー 3.5. エラーレポート 3.6. Link Capabilities 3.7. MSIおよびMSI-X Capabilities 3.8. パワー・マネジメント 3.9. Avalonメモリー・マップド・システムの設定
4. インターフェイスおよび信号の説明 x
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス 4.2. クロック信号 4.3. リセット信号 4.4. ハードIPステータス 4.5. Multiple MSI/MSI-Xサポートがイネーブルされている場合のエンドポイントへの割り込み 4.6. 物理層インターフェイス信号
4.1. エンドポイント・アプリケーション層への64ビットあるいは128ビットのAvalon-MMインターフェイス x
4.1.1. 32ビットの非バーストAvalon-MM Control Register Access (CRA)スレーブ信号 4.1.2. バーストおよび非バースト Avalon® -MMモジュール信号 4.1.3. 64ビットおよび128ビットのバーストTX Avalon-MMスレーブ信号
4.6. 物理層インターフェイス信号 x
4.6.1. トランシーバーのリコンフィグレーション 4.6.2. ハードIPステータス拡張 4.6.3. シリアル・インターフェイス信号 4.6.4. PIPEインターフェイス信号 4.6.5. テスト信号
4.6.2. ハードIPステータス拡張 x
4.6.2.1. コンフィグレーション・スペース・レジスターのアクセス 4.6.2.2. コンフィグレーション・スペース・レジスター・アクセスのタイミング
4.6.3. シリアル・インターフェイス信号 x
4.6.3.1. Arria VデバイスにおけるハードIPの物理レイアウト 4.6.3.2. Arria Vデバイスのチャネル配置
5. レジスター x
5.1. コンフィグレーション・スペース・レジスターとPCIe仕様の対応関係 5.2. Type 0コンフィグレーション・スペース・レジスター 5.3. Type 1コンフィグレーション・スペース・レジスター 5.4. PCI Express機能構造 5.5. Intel定義のVSECレジスター 5.6. CvPレジスター 5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 5.8. Avalon-MMルートポートのプログラミング・モデル 5.9. Uncorrectable Internal Error Mask(訂正不能な内部エラーマスク)レジスター 5.10. Uncorrectable Internal Error Status(訂正不能な内部エラー・ステータス)レジスター 5.11. Correctable Internal Error Mask(訂正可能な内部エラーマスク)レジスター 5.12. Correctable Internal Error Status(訂正可能な内部エラー・ステータス)レジスター
5.7. 64ビットおよび128ビットのAvalon-MMブリッジ・レジスターの説明 x
5.7.1. Avalon-MM to PCI Express割り込みレジスター
5.7.1. Avalon-MM to PCI Express割り込みレジスター x
5.7.1.1. Avalon-MM to PCI Express割り込みステータス・レジスター 5.7.1.2. Avalon-MM to PCI Express割り込みイネーブル・レジスター 5.7.1.3. PCI Express Mailbox Registers 5.7.1.4. Avalon-MM-to-PCI Expressアドレス変換テーブル 5.7.1.5. エンドポイント用のPCI Express to Avalon-MM Interrupt StatusレジスターおよびEnableレジスター 5.7.1.6. Avalon-MM Mailbox Registers 5.7.1.7. Control Register Access (CRA) Avalon-MMスレーブポート
5.8. Avalon-MMルートポートのプログラミング・モデル x
5.8.1. 書き込みTLPの送信 5.8.2. 読み出しTLPの送信またはノンポステッド・コンプリーションTLPの受信 5.8.3. CRAインターフェイスを使用するBAR0の読み出しおよび書き込み例 5.8.4. ルートポートへのPCI ExpressからAvalon-MMの割り込みステータス・レジスターおよびイネーブル・レジスター 5.8.5. ルートポートTLPデータレジスター
6. エンドポイントの割り込み x
6.1. MSI割り込みおよびレガシー割り込みのイネーブル 6.2. Avalon-MM割り込みの生成 6.3. 複数のMSI/MSI-Xサポートを備えたAvalon-MMインターフェイスを使用したエンドポイント向け割り込み
7. エラー処理 x
7.1. 物理層のエラー 7.2. データリンク層のエラー 7.3. トランザクション層のエラー 7.4. エラー・レポーティングとデータ・ポイズニング 7.5. 訂正不可能なエラー・ステータス・ビットと訂正可能なエラー・ステータス・ビット
8. デザインの実装 x
8.1. Assignment Editorを使用したアナログQSFアサインメントの作成 8.2. ピン・アサインメントの作成 8.3. リンク・トレーニングに関する問題の回避に向けて推奨されるリセットシーケンス
9. 追加機能 x
9.1. プロトコルを介したコンフィグレーション(CvP) 9.2. Autonomousモード 9.3. ECRC
9.2. Autonomousモード x
9.2.1. Autonomousモードのイネーブル 9.2.2. CvP初期化のイネーブル
9.3. ECRC x
9.3.1. RXパス上のECRC 9.3.2. TXパス上のECRC
10. トランシーバーPHY IPリコンフィグレーション x
10.1. トランシーバー・リコンフィグレーション・コントローラーIPコアの接続 10.2. CvPを使用したデザインにおけるTransceiver Reconfiguration Controllerの接続
11. デバッグ x
11.1. ハードウェア立ち上げに関する問題 11.2. リンク・トレーニング 11.3. サードパーティー製PCIeアナライザーの使用 11.4. BIOS列挙の問題
C. 改訂履歴 x
C.1. PCIe* PCI Expressソリューションに向けた インテル® Arria® 10 Avalon® Avalon-MMインターフェイス・ソリューション ユーザーガイド 改訂履歴
1. データシート
2. PCI Express用Avalon-MM Arria VハードIPスタートガイド
3. パラメータの設定
4. インターフェイスおよび信号の説明
5. レジスター
6. エンドポイントの割り込み
7. エラー処理
8. デザインの実装
9. 追加機能
10. トランシーバーPHY IPリコンフィグレーション
11. デバッグ
A. PCI Expressに関するFAQ
B. レーンの初期化とリバーサル
C. 改訂履歴

The Physical Layer is the lowest level of the PCI Express protocol stack. It is the layer closest to the serial link. It encodes and transmits packets across a link and accepts and decodes received packets. The Physical Layer connects to the link through a high‑speed SERDES interface running at 2.5 Gbps for Gen1 implementations and at 2.5 or 5.0 Gbps for Gen2 implementations.

物理層は、次の動作に関与します。

  • リンクのトレーニング
  • レーンあたり2.5 Gbps (Gen1) および5.0 Gbps (Gen2) のスクランブリング/デスクランブルおよび8B/10Bエンコーディング/デコーディング
  • データのシリアライズおよびデシリアライズ
  • PIPE 3.0 Interfaceの動作
  • Implementing auto speed negotiation (Gen2)
  • トレーニング・シーケンスの送信およびデコード
  • ハードウェア自律速度制御の提供
  • 自動レーン反転の実装
Physical Layer Architecture

PHY Layer—The PHY layer includes the 8B/10B encode and decode functions for Gen1 and Gen2. The PHY also includes elastic buffering and serialization/deserialization functions.

物理層は、PIPE Interface Specificationによって2つの層に分割されています (上の図では垂直方向の線で分割されています)。

  • Media Access Controller (MAC) Layer—The MAC layer includes the LTSSM and the scrambling and descrambling and multilane deskew functions.
  • PHY Layer—The PHY layer includes the 8B/10B encode and decode functions for Gen1 and Gen2. The PHY also includes elastic buffering and serialization/deserialization functions.
物理層は、デジタル要素およびアナログ要素の両方を統合します。インテルは、PHYからPHYMACを分離するためにPIPEインターフェイスをデザインしました。PCI Express用のインテルStratix 10ハードIPは、PIPEインターフェイス仕様に準拠しています。
注: 内部PIPEインターフェイスは、シミュレーションで表示されます。Signal Tapなどのロジック・アナライザーを使用したハードウェアのデバッグには使用できません。Signal Tapをこのインターフェイスに接続しようとしても、デザインのコンパイルは成功しません。

PHYMACブロックは、4つの主要なサブブロックから構成されています。

  • MAC Lane - RXパスおよびTXパスの両方がこのブロックを使用します。
    • RX側では、ブロックは物理層パケットをデコードし、受信したTS1/TS2オーダーセットのタイプおよび数をLTSSMにレポートします。
    • TX側では、ブロックはDLLおよびOrdered Set and SKPサブクロック (LTSTX) からのデータをマルチプレクス化します。また、初期化中にLTSSMがレーンをディスエーブルする際に、レーン番号や強制PAD値など、レーン固有の情報も追加します。
  • LTSSM - このブロックは、各レーンのTXおよびRXトレーニング・シーケンスを追跡するLTSSMおよびロジックを実装しています。
  • 送信パスでは、グローバルおよびレーンごとの制御ビットの両方をアサートすることで、各MACレーンのサブブロックおよびLTSTXサブブロックと交信し、特定の物理層パケットを生成します。
    • 受信パスでは、各MACレーンのサブブロックによってレポートされる物理層パケットを受信します。また、マルチレーン・デスキュー・ブロックもイネーブルします。このブロックは、上位層に物理層のステータスをレポートします。
    • LTSTX (Ordered Set and SKP Generation) - このサブブロックは、物理層パケットを生成します。LTSSMブロックからの制御信号を受信し、各レーンの物理層パケットを生成します。すべてのレーンに対して同じ物理層パケットを生成し、TS1/TS2フィールドに対応するリンクまたはレーン番号に対してPADシンボルを生成します。このブロックはまた、定義済みのPIPE信号をアサートし、その結果を待機することで、PCSサブレイヤーへのレシーバー検出動作も処理します。加えて、定義済みの各タイムスロットでSKP Ordered Setを生成し、パケットの途中でSKP Ordred Setが挿入されることが無いように、TXアライメント・ブロックと交信します。
    • Deskew - このサブブロックは、マルチレーン・デスキュー機能と、初期化されたレーンとデータパス間のRXアライメントを実行します。マルチレーン・デスキューは、各レーンにシンボルを格納するための8ワードのFIFOバッファーを1つ実装しています。各シンボルには、8つのデータビット、1つのディスパリティー・ビット、および1つの制御ビットが含まれます。このFIFOはFTS、COM、およびSKPシンボルを破棄し、PADおよびIDLをD0.0データに置き換えます。8つすべてのFIFOにデータが含まれると、読み出しが発生する可能性があります。マルチレーン・デスキュー・ブロックが最初にイネーブルされる場合、各FIFOは最初のCOMが検出された後に書き込みを開始します。7クロックサイクル後もすべてのレーンがCOMシンボルを1つも検出しない場合は、リセットされ再同期プロセスが再度開始されます。これ以外の場合は、RXアライメント機能がDLLへと送信される64ビット・データ・ワードを再度作成します。
レベル 2 の表題