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6.1.1. PCIe* Express用 インテル® FPGA PタイルAvalon Streaming (Avalon-ST) の合成HDLファイルの生成
次の手順に従って、CvPがイネーブルされた合成HDLファイルを生成します。
- インテル® Quartus® Primeプロ・エディション開発ソフトウェアを開きます。
- Toolsメニューで プラットフォーム・デザイナー をクリックします。Open Systemウィンドウが表示されます。
- Systemで + をクリックしてFile Nameを指定し、新しいプラットフォーム・デザイナー・システムを作成します。Createをクリックします。
- System Contentsタブで、デフォルトで表示されている clock_in および reset_in コンポーネントを削除します。
- IP CatalogでIntel P-tile Avalon-ST for PCI Expressを探してダブルクリックします。新しいウィンドウが表示されます。
- IP Settingsタブで、デザイン・バリエーションのパラメーターおよびオプションを指定します。
- Top-Level Settingsタブで、Enable CVP (Intel VSEC) オプションを選択します。
注: R-Tile Avalon-ST for PCI Expressの場合、Top-Level SettingsタブでEnable CVP (Intel VSEC)オプションを選択します。注: F-Tile Avalon-ST for PCI Expressの場合、PCIe0 Settings -> PCIe0 PCI Express/ PCI Capabilities -> PCIe0 VSECタブでEnable CVP (Intel VSEC)オプションを選択します。注: 左側の2つのPCIeハードIPブロックをサポートするデバイスの場合、CvPアプリケーションでは、左側の2つのPCIeハードIPブロックのいずれかを使用できます。このオプションは、CvPアプリケーションが、下位または上位のPCIeハードブロックに対応できるようにするためのものです。その後、ピン割り当てを適切に行って、下位または上位のPCIeハードブロックをCvPアプリケーションに使用できるようにしてください。
- Example DesignsタブでSimulationオプションを選択してテストベンチを生成し、Synthesisオプションを選択して、ハードウェアのデザイン例を生成します。
- Generated file formatにはVerilogのみが使用できます。
- Generate Example Designボタンをクリックします。Select Example Design Directoryダイアログボックスが表示されます。OKをクリックします。ソフトウェアによってPCI Expressリファレンス・デザインの インテル® Quartus® Primeプロジェクト・ファイルが生成されます。生成が完了したらCloseをクリックします。デザイン例 intel_pcie_ptile_ast_0_example_design がプロジェクト・ディレクトリーに作成されます。
- Finishをクリックします。現在のプロジェクトを終了して、生成されたPCI Expressデザイン例 (pcie_ed.qpf) を開きます。
- 必要なトップレベル・デザインやその他の必要なモジュールを追加して、CvPデザインを完成させます。ピン割り当てを適切に行って、下位または上位のPCIeハードブロックをCvPアプリケーションに使用できるようにしてください。
注: CvPの初期化および更新のリファレンス・デザインは、現在のバージョンの インテル® Quartus® Prime開発ソフトウェアでは使用できません。