インテル® Agilex™ デバイスのCvP (プロトコル経由コンフィグレーション) 実装ユーザーガイド

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ID 683763
日付 3/02/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. インテル® Agilex™ デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. インテル® Agilex™ デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x
6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装
6.1. CvP Initializationモードの実装 x
6.1.1. PCIe* Express用 インテル® FPGA PタイルAvalon Streaming (Avalon-ST) の合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースのCvPドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング
6.1.5.1. オープンソースのCvPドライバーのLinuxシステムへのインストール x
6.1.5.1.1. ダウンストリーム・オープンソースCvPドライバー 6.1.5.1.2. アップストリーム・オープンソースCvPドライバー
6.2. CvP Updateモードの実装 x
6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIeリンクを介した更新リビジョンからのコアRBFファイルのプログラミング
6.2.3. ベースリビジョンのセットアップ x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. インテル® Agilex™ デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について
7. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ
8. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

6.2.3.1. 予約済みコア・パーティションの作成

次の手順に従い、予約済みのコア・パーティションをベースリビジョンから作成します。

  1. インテル® Quartus® Primeプロ・エディション開発ソフトウェアで、デザイン階層をエラボレートします。Processing > Start > Start Analysis & Synthesisをクリックします。
  2. Project Navigatorウィンドウでインスタンスを右クリックし、Design Partition > Reserved Coreをクリックします。デザイン・パーティションのアイコンが、割り当てた各インスタンスの横に表示されます。
    図 15. Project Navigatorでのデザイン・パーティションの作成
    この設定は、.qsf ファイル内の次のアサインメントに対応しています。 
    set_instance_assignment -name PARTITION <name> \ -to <partition hierarchical path>
  3. パーティションを定義するときは、Reserved CoreをパーティションのTypeとして選択します。他のすべてのパーティション・オプションがデフォルト値に設定されていることを確認します。
    この設定は、.qsf ファイル内の次のアサインメントに対応しています。 
    set_instance_assignment -name RESERVED CORE ON \ -to <partition hierarchical path>
  4. Assignments > Design Partitions Windowをクリックし、デザイン・パーティション・ウィンドウを表示します。最終スタティック領域をこのベース・リビジョン・コンパイルからエクスポートし、後続のCvP更新リビジョンのコンパイルで使用するには、Post Final Export Fileセルでroot_partitionのエントリーをダブルクリックし、root_partition.qdb と入力します。
    図 16. Design Partitions Window
    この設定は、.qsf ファイル内の次のアサインメントに対応しています。 
    set_instance_assignment -name EXPORT_PARTITION_SNAPSHOT_FINAL \ root_partition -to | -entity top
レベル 2 の表題