インテル® Agilex™ デバイスのCvP (プロトコル経由コンフィグレーション) 実装ユーザーガイド

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ID 683763
日付 3/02/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. インテル® Agilex™ デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について 7. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ 8. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 2.3. 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP Initializationモード 2.2.2. CvP Updateモード
3. CvPトポロジー x
3.1. シングル・エンドポイント 3.2. マルチ・エンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP Initializationモードの場合 4.1.2.2. CvP Updateモード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. インテル® Agilex™ デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について x
6.1. CvP Initializationモードの実装 6.2. CvP Updateモードの実装
6.1. CvP Initializationモードの実装 x
6.1.1. PCIe* Express用 インテル® FPGA PタイルAvalon Streaming (Avalon-ST) の合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターのセットアップ 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースのCvPドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートのセットアップ 6.1.5.3. CvPイメージのプログラミング
6.1.5.1. オープンソースのCvPドライバーのLinuxシステムへのインストール x
6.1.5.1.1. ダウンストリーム・オープンソースCvPドライバー 6.1.5.1.2. アップストリーム・オープンソースCvPドライバー
6.2. CvP Updateモードの実装 x
6.2.1. PCIe Hard IPのインスタンス化 6.2.2. CvPパラメーターのセットアップ 6.2.3. ベースリビジョンのセットアップ 6.2.4. 更新リビジョンのセットアップおよびコンパイル 6.2.5. SOFファイルの変換 6.2.6. PCIeリンクを介した更新リビジョンからのコアRBFファイルのプログラミング
6.2.3. ベースリビジョンのセットアップ x
6.2.3.1. 予約済みコア・パーティションの作成 6.2.3.2. Logic Lock領域の定義 6.2.3.3. ルート・パーティションのコンパイルとエクスポート
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. インテル® Agilex™ デバイスでサポートされているPCIeタイルを使用したCvP Initializationのデザイン手順について
7. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドのアーカイブ
8. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

6.2.5. SOFファイルの変換

次の手順に従って .sof ファイルを変換し、ペリフェラル・ロジックとコアロジック用に別々のイメージに分離します。
  1. .sof ファイルが生成されたら、FileメニューのProgramming File Generatorを選択します。新しいウィンドウが表示されます。
  2. Device familyでAgilexを選択します。
  3. Configuration modeでActive Serial x4を選択します。
  4. Output filesタブで次のパラメーターを指定します。
    1. 出力ファイルのOutput directoryおよびNameを指定します。
      注: 指定する出力ディレクトリーは、ファイルシステムにすでに存在している必要があります。
    2. Raw Binary File for CvP Core Configuration (.rbf) を選択します。
    3. JTAG Indirect Configuration File for Periphery Configuration (.jic) を選択します (Active Serialコンフィグレーション・モードを使用する場合)。
    4. Memory Map File (.map) またはRaw Programming Data File (.rpd) を選択します (サードパーティーのプログラマーをフラッシュ・プログラミング用に使用予定の場合)。
      図 19. Programming File GeneratorのOutput Filesタブ
  5. Input Filesタブで、Add Bitstreamをクリックします。ファイルシステムに移動して、.sof ファイルを選択し、Openをクリックします。
    図 20. Programming File GeneratorのInput Filesタブ
  6. Configuration deviceタブで、次の手順を実行します。
    1. Add Deviceをクリックします。
    2. Configuration Deviceタブで使用するコンフィグレーション・デバイスを選択し、OKをクリックします。
    3. リストからコンフィグレーション・デバイスをクリックして選択し、Add Partitionをクリックします。
    4. Add PartitionウィンドウでInput fileボックスのファイルを選択し、AutoをAddress Modeボックスで選択し、OKをクリックします。
    5. Selectをクリックします。
    6. Select DevicesウィンドウのデバイスファミリーのリストからAgilexをクリックし、使用するフラッシュ・ローダー・デバイスをDevice nameリストで選択し、OKをクリックします。
      図 21. Programming File GeneratorのConfiguration Deviceタブ
  7. Generateをクリックします。
レベル 2 の表題