インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

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ID 683763
日付 12/14/2020
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvPの説明 3. CvPトポロジー 4. デザインの考慮事項 5. CvPドライバーおよびレジスター 6. インテル® Agilex™ デバイスのPタイルを使用したCvP初期化モードのデザイン手順について 7. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴
1. 概要 x
1.1. CvPを使用する利点 1.2. CvPシステム 1.3. CvPモード
1.3. CvPモード x
1.3.1. CvPの制限事項
1.3.1. CvPの制限事項 x
1.3.1.1. CvPエラーの回復
2. CvPの説明 x
2.1. コンフィグレーション・イメージ 2.2. CvPモード 圧縮機能 2.4. ピンの説明
2.2. CvPモード x
2.2.1. CvP初期化モード 2.2.2. CvP更新モード
3. CvPトポロジー x
3.1. 単一のエンドポイント 3.2. 複数のエンドポイント
4. デザインの考慮事項 x
4.1. オープンシステム用CvPのデザイン 4.2. クローズドシステム用CvPのデザイン
4.1. オープンシステム用CvPのデザイン x
4.1.1. FPGA電源ランプ時間要件 4.1.2. PCIeウェイクアップ時間要件
4.1.2. PCIeウェイクアップ時間要件 x
4.1.2.1. CvP初期化モードの場合 4.1.2.2. CvP更新モード
5. CvPドライバーおよびレジスター x
5.1. CvPドライバーのサポート 5.2. CvPドライバーのフロー 5.3. CvP用VSECレジスター
5.3. CvP用VSECレジスター x
5.3.1. Vendor Specific Capability Headerレジスター 5.3.2. Vendor Specific Headerレジスター 5.3.3. Intel Markerレジスター 5.3.4. User Configurable Device/Board IDレジスター 5.3.5. CvP Statusレジスター 5.3.6. CvP Mode Controlレジスター 5.3.7. CvP Dataレジスター 5.3.8. CvP Programming Controlレジスター 5.3.9. CvP Creditレジスター
6. インテル® Agilex™ デバイスのPタイルを使用したCvP初期化モードのデザイン手順について x
6.1. CvP初期化モードの実装
6.1. CvP初期化モードの実装 x
6.1.1. PCIe* Express用 インテル® FPGA PタイルAvalon Streaming (Avalon-ST) の合成HDLファイルの生成 6.1.2. Device and Pin OptionsでのCvPパラメーターの設定 6.1.3. デザインのコンパイル 6.1.4. SOFファイルの変換 6.1.5. ハードウェアの立ち上げ
6.1.5. ハードウェアの立ち上げ x
6.1.5.1. オープンソースCvPドライバーのLinuxシステムへのインストール 6.1.5.2. 正しいMSELスイッチステートの設定 6.1.5.3. CvPイメージのプログラミング
1. 概要
2. CvPの説明
3. CvPトポロジー
4. デザインの考慮事項
5. CvPドライバーおよびレジスター
6. インテル® Agilex™ デバイスのPタイルを使用したCvP初期化モードのデザイン手順について
7. インテル® Agilex™ デバイスのプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイドの改訂履歴

4.1.2.2. CvP更新モード

CvP更新モードの実行前に、デバイスがユーザーモードになっている必要があります。
注: Gen 3/Gen 4対応エンドポイントについては、インテルでは、リンクのトレーニングがGen 3/Gen 4の予想レートになっていることを確認することをお勧めしています。リンクがGen 3/Gen 4で動作していない場合は、ソフトウェアによってエンドポイントの再トレーニングをトリガーすることができます。
レベル 2 の表題