Agilex™ 7 クロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズ

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ID 683761
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要 2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 4. Clock Control Intel® FPGA IPコア 5. IOPLL Intel® FPGA IP Core 6. IOPLL Reconfig Intel FPGA IPコア 7. Agilex™ 7 のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ 8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワークのアーキテクチャー 2.1.2. クロックリソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワークのアーキテクチャー x
2.1.1.1. クロック・ネットワークの階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック・ルーティング
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック分周器
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. ルート・クロック・ゲート 2.1.3.1.2. セクター・クロック・ゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. LABクロックゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル・フェーズ・シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード接続 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック・フェーズ・シフト 2.2.13. PLLキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. LVDS補償モード 2.2.6.3. ソース同期補償モード 2.2.6.4. 通常補償モード 2.2.6.5. ゼロ遅延バッファーモード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドによる自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・リキャリブレーション
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 x
3.1. ガイドライン: クロック・スイッチオーバー 3.2. ガイドライン: タイミング・クロージャー 3.3. ガイドライン: PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン: I/O PLLのリコンフィグレーション 3.6. クロックの制約 3.7. IPコアの制約 3.8. ガイドライン: LVDS SERDES Intel FPGA IPの tx_outclk ポートを使用したfOUT_EXT ≥ 300MHzの5% のデューティー・サイクルの達成
4. Clock Control Intel® FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control Intel® FPGA IPコアのパラメーター 4.3. Clock Control Intel® FPGA IP コアのポートおよび信号
5. IOPLL Intel® FPGA IP Core x
5.1. IOPLL Intel® FPGA IPのリリース情報 5.2. .mif ファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IPコアのパラメーター 5.5. IOPLL IPコアのポートおよび信号
5.2. .mif ファイルの生成 x
5.2.1. 新しい .mif ファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IPコアのパラメーター x
5.4.1. IOPLL IPコアのパラメーター: PLLタブ 5.4.2. IOPLL IPコアのパラメーター: Settingsタブ 5.4.3. IOPLL IPアのパラメーター: Cascadingタブ 5.4.4. IOPLL IPコアのパラメーター: Dynamic Reconfigurationタブ 5.4.5. IOPLL IPコアのパラメーター: Advanced Parametersタブ
6. IOPLL Reconfig Intel FPGA IPコア x
6.1. IOPLL Reconfig Intel® FPGA IPのリリース情報 6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイスのポート 6.5. アドレスバスおよびデータバスの設定 6.6. デザイン例
6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 x
6.2.1. IOPLL IPコアとIOPLL Reconfig IPコア間の接続 6.2.2. IOPLL IPコアとIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. アドバンスト・モードのリコンフィグレーション 6.3.3. クロック・ゲーティング・リコンフィグレーション 6.3.4. ダイナミック・フェーズ・シフト・リコンフィグレーション
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. アドバンスト・モードのリコンフィグレーション x
6.3.2.1. アドバンスト・モードを使用した再キャリブレーション
6.5. アドレスバスおよびデータバスの設定 x
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 6.5.2. クロック・ゲーティング・リコンフィグレーション用の出力クロックおよび対応データビットの設定 6.5.3. IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプ用のデータバスの設定 6.5.1.2. リップルキャップ用のデータバスの設定
6.6. デザイン例 x
6.6.1. リコンフィグレーション・オプション: IOPLL Reconfig Ipコアを使用した .mif ストリーミング・リコンフィグレーション 6.6.2. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したアドバンスト・モードのリコンフィグレーションおよび再キャリブレーション 6.6.3. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したクロック・ゲーティング・リコンフィグレーション
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel® FPGA IPコア
5. IOPLL Intel® FPGA IP Core
6. IOPLL Reconfig Intel FPGA IPコア
7. Agilex™ 7 のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴

5.5. IOPLL IPコアのポートおよび信号

表 14.   IOPLL IPコアのポート (FシリーズおよびIシリーズ・デバイス)
ポート名 タイプ 条件 説明
refclk 入力 必須 I/O PLLを駆動するリファレンス・クロック・ソースです。
rst 入力 必須 出力クロックの非同期リセットポートです。すべての出力クロックを値0にリセットするには、このポートをHighに駆動します。
fbclk 入力 オプション

I/O PLLの外部フィードバック入力ポートです。

IOPLL IPコアでは、I/O PLLが外部フィードバック・モードまたはゼロ遅延バッファーモードで動作しているときにこのポートを作成します。フィードバック・ループを完了するには、fbclk ポートとI/O PLLの外部クロック出力ポートのボードレベルの接続を行ってください。

fboutclk 出力 オプション

模倣回路を介して fbclk ポートに信号をフィードするポートです。

zdbfbclk ポートが使用できるのは、I/O PLLが外部フィードバック・モードになっている場合のみです。

zdbfbclk 双方向 オプション

模倣回路に接続する双方向ポートです。このポートは、I/O PLLの正フィードバック専用出力ピンに配置された双方向ピンに接続してください。

zdbfbclk ポートが使用できるのは、I/O PLLがゼロ遅延バッファーモードになっている場合のみです。

locked 出力 オプション IOPLL IPコアでは、PLLがロックを取得すると、このポートをHighに駆動します。I/O PLLがロックされている限り、ポートはHighのままです。リファレンス・クロックとフィードバック・クロックの位相と周波数が同じ場合、またはロック回路の許容範囲内にある場合、I/O PLLによって locked ポートがアサートされます。2つのクロック信号の差がロック回路の許容値を超えると、I/O PLLのロックが失われます。
refclk1 入力 オプション クロック・スイッチオーバー機能用のI/O PLLを駆動する2番目のリファレンス・クロック・ソースです。
extswitch 入力 オプション アクティブLow信号です。クロックを手動で切り替えるには、extswitch 信号を少なくとも3クロックサイクルの間Low (1'b0) にアサートします。
activeclk 出力 オプション どのリファレンス・クロック・ソースがI/O PLLによって使われているかを示す出力信号です。
clkbad 出力 オプション リファレンス・クロック・ソースのステータスが良好か不良かを示す出力信号です。
cascade_out 出力 オプション ダウンストリームI/O PLLにフィードされる出力信号です。
adjpllin 入力 オプション アップストリームI/O PLLからフィードされる入力信号です。
outclk_[] 出力 オプション I/O PLLからの出力クロックです。
permit_cal 入力 オプション これはダウンストリームI/O PLL用の入力ポートです。この permit_cal ポートを、アップストリームI/O PLLのlocked 出力ポートに接続します。この permit_cal ポートを接続すると、カスケードI/O PLLのキャリブレーションが正しい順序で行われます。
scanclk 入力 オプション

IOPLL IPコアのダイナミック・フェーズ・シフト動作を駆動するダイナミック・フェーズ・シフト・クロックです。このポートは、有効なクロックソースに接続してください。最大入力クロック周波数は100MHzです。

scanclk が使用できるのは、ダイナミック・フェーズ・シフト・ポートへのアクセスをイネーブルするオプションがオンになっている場合のみです。

phase_en 入力 オプション

アクティブHigh信号です。アサートすると、ダイナミック・フェーズ・シフト動作が開始します。phase_en をアサートできるのは、phase_done のアサートの4クロックの後のみです。

phase_en が使用できるのは、ダイナミック・フェーズ・シフト・ポートへのアクセスをイネーブルするオプションがオンになっている場合のみです。

updn 入力 オプション

ダイナミック・フェーズ・シフトの方向を決定します。updn = 0の場合、位相シフトは負の方向になります。updn = 1の場合、位相シフトは正の方向になります。

updn が使用できるのは、ダイナミック・フェーズ・シフト・ポートへのアクセスをイネーブルするオプションがオンになっている場合のみです。

cntsel[4..0] 入力 オプション
ダイナミック・フェーズ・シフト動作を行うために選択するカウンターを決定します。
カウンター名 cntsel[4..0]
Counter C1 4’b0001
Counter C2 4’b0010
Counter C3 4’b0011
Counter C4 4’b0100
Counter C5 4’b0101
Counter C6 4’b0110
Counter C7 4’b0111
すべてのCカウンター 4’b1111

cntsel[4..0] ポートが使用できるのは、ダイナミック・フェーズ・シフト・ポートへのアクセスをイネーブルするオプションがオンになっている場合のみです。

num_phase_shift[2..0] 入力 オプション

ダイナミック・フェーズ・シフト動作1回あたりの位相シフト数を決定します。動作1回あたり最大7つの位相シフトが可能です。各位相シフトは、 I/O PLL VCO周期の1/8に相当します。DPSモー ドでは、num_phase_shift は0に設定しないでください。

num_phase_shift[2..0] ポートが使用できるのは、ダイナミック・フェーズ・シフト・ポートへのアクセスをイネーブルするオプションがオンになっている場合のみです。

phase_done 出力 オプション

IOPLL IPコアでは、ダイナミック・フェーズ・シフト動作完了後、このポートを1 scanclk サイクルの間Highに駆動します。

phase_done が使用できるのは、ダイナミック・フェーズ・シフトポートへのアクセスをイネーブルするオプションがオンになっている場合のみです。

レベル 2 の表題