Agilex™ 7 クロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズ

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ID 683761
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要 2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 4. Clock Control Intel® FPGA IPコア 5. IOPLL Intel® FPGA IP Core 6. IOPLL Reconfig Intel FPGA IPコア 7. Agilex™ 7 のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ 8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワークのアーキテクチャー 2.1.2. クロックリソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワークのアーキテクチャー x
2.1.1.1. クロック・ネットワークの階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック・ルーティング
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック分周器
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. ルート・クロック・ゲート 2.1.3.1.2. セクター・クロック・ゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. LABクロックゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル・フェーズ・シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード接続 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック・フェーズ・シフト 2.2.13. PLLキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. LVDS補償モード 2.2.6.3. ソース同期補償モード 2.2.6.4. 通常補償モード 2.2.6.5. ゼロ遅延バッファーモード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドによる自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・リキャリブレーション
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 x
3.1. ガイドライン: クロック・スイッチオーバー 3.2. ガイドライン: タイミング・クロージャー 3.3. ガイドライン: PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン: I/O PLLのリコンフィグレーション 3.6. クロックの制約 3.7. IPコアの制約 3.8. ガイドライン: LVDS SERDES Intel FPGA IPの tx_outclk ポートを使用したfOUT_EXT ≥ 300MHzの5% のデューティー・サイクルの達成
4. Clock Control Intel® FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control Intel® FPGA IPコアのパラメーター 4.3. Clock Control Intel® FPGA IP コアのポートおよび信号
5. IOPLL Intel® FPGA IP Core x
5.1. IOPLL Intel® FPGA IPのリリース情報 5.2. .mif ファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IPコアのパラメーター 5.5. IOPLL IPコアのポートおよび信号
5.2. .mif ファイルの生成 x
5.2.1. 新しい .mif ファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IPコアのパラメーター x
5.4.1. IOPLL IPコアのパラメーター: PLLタブ 5.4.2. IOPLL IPコアのパラメーター: Settingsタブ 5.4.3. IOPLL IPアのパラメーター: Cascadingタブ 5.4.4. IOPLL IPコアのパラメーター: Dynamic Reconfigurationタブ 5.4.5. IOPLL IPコアのパラメーター: Advanced Parametersタブ
6. IOPLL Reconfig Intel FPGA IPコア x
6.1. IOPLL Reconfig Intel® FPGA IPのリリース情報 6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイスのポート 6.5. アドレスバスおよびデータバスの設定 6.6. デザイン例
6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 x
6.2.1. IOPLL IPコアとIOPLL Reconfig IPコア間の接続 6.2.2. IOPLL IPコアとIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. アドバンスト・モードのリコンフィグレーション 6.3.3. クロック・ゲーティング・リコンフィグレーション 6.3.4. ダイナミック・フェーズ・シフト・リコンフィグレーション
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. アドバンスト・モードのリコンフィグレーション x
6.3.2.1. アドバンスト・モードを使用した再キャリブレーション
6.5. アドレスバスおよびデータバスの設定 x
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 6.5.2. クロック・ゲーティング・リコンフィグレーション用の出力クロックおよび対応データビットの設定 6.5.3. IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプ用のデータバスの設定 6.5.1.2. リップルキャップ用のデータバスの設定
6.6. デザイン例 x
6.6.1. リコンフィグレーション・オプション: IOPLL Reconfig Ipコアを使用した .mif ストリーミング・リコンフィグレーション 6.6.2. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したアドバンスト・モードのリコンフィグレーションおよび再キャリブレーション 6.6.3. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したクロック・ゲーティング・リコンフィグレーション
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel® FPGA IPコア
5. IOPLL Intel® FPGA IP Core
6. IOPLL Reconfig Intel FPGA IPコア
7. Agilex™ 7 のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴

5.4.1. IOPLL IPコアのパラメーター: PLLタブ

表 8.   IOPLL IPコアのパラメーター: PLLタブ (FシリーズおよびIシリーズ・デバイス)
パラメーター 値 説明
Device Family Agilex 7 デバイスファミリーを指定します。
Component — ターゲットデバイスを指定します。
Speed Grade — ターゲットデバイスのスピードグレードを指定します。
IOPLL Type Fabric-Feeding、I/O Bank I/O PLLタイプを選択します。ファブリック・フィードI/O PLLの位置の outclks の数は、I/OバンクI/O PLLよりも少なく、またLVDS SERDES Intel® FPGA IPコアの外部I/O PLLとしては使用できません。
Reference Clock Frequency — 入力クロック refclk の入力周波数をMHz単位で指定します。デフォルト値は100.0MHzです。最小値と最大値は、選択したデバイスによって異なります。
Refclk source is global clock OnまたはOff リファレンス・クロック・ソースがグローバルクロックであるかどうかを指定します。インテルでは、グローバルクロックではなく、専用のリファレンス・クロック・ピンを使用して、ジッターを最小限に抑えることをお勧めします。グローバル・リファレンス・クロック・ソースが必要な場合でも、このクロックはAssignment Editorを使用してプロモートさせてください。
Enable Locked Output Port OnまたはOff Onにすると、locked ポートがイネーブルされます。
Enable physical output clock parameters OnまたはOff Onにすると、目的の出力クロック周波数を指定する代わりに、物理PLLカウンターのパラメーターを入力できます。
Compensation Mode direct、external feedback 7、normal、source synchronous、zero delay buffer 7、またはlvds 7 PLLの動作を指定します。direct モードでのデフォルトの動作は次のとおりです。
  • directモードを選択すると、PLLによってフィードバック・パスの長さが最小になり、PLL出力でのジッターが最小になります。PLLの内部クロックおよび外部クロック出力は、PLLクロック入力に対して位相シフトされます。このモードでは、PLLによるクロック・ネットワークの補正は行われません。
  • external feedbackモードを選択すると、fbclk 入力ポートを入力ピンに接続する必要があります。ボードレベルの接続では、入力ピンと外部クロック出力ポート fboutclk の両方を接続する必要があります。fbclk ポートは入力クロックとアライメントします。
  • normalモードを選択すると、PLLによって、クロック出力で使われる内部クロック・ネットワークの遅延が補償されます。PLLを使用して外部クロック出力端子を駆動すると、出力ピンの信号の対応する位相シフトが発生します。
  • source synchronousモードを選択すると、ピンからI/O入力レジスターまでのクロック遅延は、ピンからI/O入力レジスターまでのデータ遅延と一致します。
  • zero delay bufferモードを選択すると、PLLによって外部クロック出力ピンがフィードされ、そのピンによってもたらされる遅延を補償する必要があります。このピンで見られる信号は、入力クロックに同期しています。PLLクロック出力は altbidir ポートに接続し、出力ポートとしてzdbfbclk を駆動します。PLLによって内部クロック・ネットワークも駆動される場合、そのネットワークの対応する位相シフトが発生します。
  • lvdsモードを選択すると、内部SERDESキャプチャレジスターのピンのデータとクロックのタイミング関係が維持されます。このモードでは、LVDSクロック・ネットワーク、およびのデータピンとクロック入力ピンからSERDESキャプチャ・レジスター・パスへの遅延が補償されます。
Compensated Outclk 8 0–6 どの出力クロック (outclk) を補償するかを選択します。フィードバック・モードでは、選択した outclk のクロック・ネットワーク遅延を補償します。フィードバック・モードでI/O PLLの入力クロックと出力クロックの正しい位相関係が保証されるのは、選択した outclk に対してのみです。
Use Non-dedicated Feedback Path 8 OnまたはOff Onにすると、クロックリソースを節約し、タイミング解析を向上させることができます。ただし、この機能では、周波数制限が生じ、位相シフトがディスエーブルされます。
Number of Clocks 1–3 (ファブリック・フィード)、1–7 (I/Oバンク) PLLデザインの各デバイスに必要な出力クロックの数を指定します。出力周波数、位相シフト、およびデューティー・サイクルの推奨値が、選択したクロック数に基づいて表示されます。
Multiply Factor (M-Counter) 9 4–160 M カウンターの逓倍係数を指定します。
Divide Factor (N-Counter) 9 1–110 N カウンターの分周係数を指定します。
Specify VCO Frequency OnまたはOff VCO周波数を指定の値に制限できます。これは、LVDS外部モード用のPLLを作成する場合、または特定の動的位相シフトのステップサイズが必要な場合に有用です。
Desired VCO Frequency 10 — PLLのVCO周波数をMHz単位で指定します。デフォルト値は600.0MHzです。
Actual VCO Frequency —
  • Enable physical output clock parametersがOnの場合: VCO周波数がReference Clock Frequency、Multiply Factor (M-Counter)、Divide Factor (N-Counter) の値に基づいて表示されます。
  • Enable physical output clock parametersがOffで、Specify VCO frequencyがOnの場合: VCO周波数の要求値を指定できます。デフォルトは600.0MHzです。
Give clock global name OnまたはOn 出力クロック名を変更できます。
Clock Name — Synopsis Design Constraints (SDC) のユーザークロック名です。
Divide Factor (C-Counter) 9 1–512 出力クロック (C カウンター) の分周係数を指定します。
Desired Frequency — 対応する出力クロックポート outclk[] の出力クロック周波数をMHzで指定します。デフォルト値は100.0MHzです。最小値と最大値は、使用するデバイスによって異なります。PLLでは、小数点以下最初の6桁の数字のみを読み出します。
Actual Frequency — 達成可能な位相シフト値のリストから実際の位相シフトを選択できます。デフォルト値は、目的の位相シフトに最も近い達成可能な周波数です。
Phase Shift units psまたはdegrees 対応する出力クロックポート outclk[] の位相シフトを指定します。単位はピコ秒 (ps) または度です。
Desired Phase Shift — 位相シフトの要求値を指定します。デフォルト値は0psです。
Actual Phase Shift — 達成可能な位相シフト値のリストから実際の位相シフトを選択できます。デフォルト値は、目的の位相シフトに最も近い達成可能な位相シフトです。
Desired Duty Cycle 0.0–100.0 デューティー・サイクルの要求値を指定します。デフォルト値は50.0% です。
Actual Duty Cycle — 達成可能なデューティー・サイクル値のリストから実際のデューティー・サイクルを選択できます。デフォルト値は、目的のデューティー・サイクルに最も近い達成可能なデューティー・サイクルです。
7 このオプションが使用できるのは、IOPLL TypeでI/O Bankを選択した場合のみです。
8 このオプションが使用できるのは、normalまたはsource synchronousモードが選択されている場合のみです。
9 このパラメーターが使用できるのは、Enable physical output clock parameters がOnになっている場合のみです。
10 このパラメーターが使用できるのは、Specify VCO FrequencyがOnで、Enable physical output clock parametersがOffの場合のみです。
レベル 2 の表題