Agilex™ 7 クロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズ

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ID 683761
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要 2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 4. Clock Control Intel® FPGA IPコア 5. IOPLL Intel® FPGA IP Core 6. IOPLL Reconfig Intel FPGA IPコア 7. Agilex™ 7 のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ 8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワークのアーキテクチャー 2.1.2. クロックリソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワークのアーキテクチャー x
2.1.1.1. クロック・ネットワークの階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック・ルーティング
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック分周器
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. ルート・クロック・ゲート 2.1.3.1.2. セクター・クロック・ゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. LABクロックゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル・フェーズ・シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード接続 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック・フェーズ・シフト 2.2.13. PLLキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. LVDS補償モード 2.2.6.3. ソース同期補償モード 2.2.6.4. 通常補償モード 2.2.6.5. ゼロ遅延バッファーモード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドによる自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・リキャリブレーション
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 x
3.1. ガイドライン: クロック・スイッチオーバー 3.2. ガイドライン: タイミング・クロージャー 3.3. ガイドライン: PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン: I/O PLLのリコンフィグレーション 3.6. クロックの制約 3.7. IPコアの制約 3.8. ガイドライン: LVDS SERDES Intel FPGA IPの tx_outclk ポートを使用したfOUT_EXT ≥ 300MHzの5% のデューティー・サイクルの達成
4. Clock Control Intel® FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control Intel® FPGA IPコアのパラメーター 4.3. Clock Control Intel® FPGA IP コアのポートおよび信号
5. IOPLL Intel® FPGA IP Core x
5.1. IOPLL Intel® FPGA IPのリリース情報 5.2. .mif ファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IPコアのパラメーター 5.5. IOPLL IPコアのポートおよび信号
5.2. .mif ファイルの生成 x
5.2.1. 新しい .mif ファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IPコアのパラメーター x
5.4.1. IOPLL IPコアのパラメーター: PLLタブ 5.4.2. IOPLL IPコアのパラメーター: Settingsタブ 5.4.3. IOPLL IPアのパラメーター: Cascadingタブ 5.4.4. IOPLL IPコアのパラメーター: Dynamic Reconfigurationタブ 5.4.5. IOPLL IPコアのパラメーター: Advanced Parametersタブ
6. IOPLL Reconfig Intel FPGA IPコア x
6.1. IOPLL Reconfig Intel® FPGA IPのリリース情報 6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイスのポート 6.5. アドレスバスおよびデータバスの設定 6.6. デザイン例
6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 x
6.2.1. IOPLL IPコアとIOPLL Reconfig IPコア間の接続 6.2.2. IOPLL IPコアとIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. アドバンスト・モードのリコンフィグレーション 6.3.3. クロック・ゲーティング・リコンフィグレーション 6.3.4. ダイナミック・フェーズ・シフト・リコンフィグレーション
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. アドバンスト・モードのリコンフィグレーション x
6.3.2.1. アドバンスト・モードを使用した再キャリブレーション
6.5. アドレスバスおよびデータバスの設定 x
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 6.5.2. クロック・ゲーティング・リコンフィグレーション用の出力クロックおよび対応データビットの設定 6.5.3. IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプ用のデータバスの設定 6.5.1.2. リップルキャップ用のデータバスの設定
6.6. デザイン例 x
6.6.1. リコンフィグレーション・オプション: IOPLL Reconfig Ipコアを使用した .mif ストリーミング・リコンフィグレーション 6.6.2. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したアドバンスト・モードのリコンフィグレーションおよび再キャリブレーション 6.6.3. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したクロック・ゲーティング・リコンフィグレーション
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel® FPGA IPコア
5. IOPLL Intel® FPGA IP Core
6. IOPLL Reconfig Intel FPGA IPコア
7. Agilex™ 7 のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴

8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴

Document Version Quartus® Primeバージョン 変更内容
2024.04.01 24.1 表にEnsure glitch free clock switchoverに追加しました。 Clock Control Intel® FPGA IP コアのパラメーター (FシリーズおよびIシリーズ ・デバイス)
2023.07.13 23.1 誤字を修正しました。
2023.04.10 23.1
  • 製品ファミリー名を「Intel Agilex® 7」に更新しました。
  • 文書名 Intel® Agilex™のクロッキングおよびPLLユーザーガイド から Intel Agilex® 7のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズ に変更しました。
  • PLLの機能 のセクションのMシリーズ・デバイスのPLL機能 (暫定) の表の脚注を更新しました。
  • IOPLL IPコアのポートおよび信号 のセクションの FシリーズおよびIシリーズ・デバイスのIOPLL IPコアポート を更新しました。
  • PLLの位置 のセクションに関連情報を追加しました。
  • IOPLL Intel® FPGA IPコア のセクションの IOPLL Intel® FPGA IP の現在の主要なリリース情報 の表を更新しました。
2022.11.09 20.3 ユーザー・キャリブレーション を更新して、追加情報と関連情報を記載しました。
2022.03.26 20.3 ゲーティングありおよびゲーティングなしのデータバス ビット設定 (バイナリー) をクロック・ゲーティング・リコンフィグレーション用の出力クロックおよび対応データビットの設定 の表で更新しました。
2021.12.13 20.3 インテルAgilexデバイスのファブリック・フィードI/O PLLのハイレベルのブロック図 で専用クロック入力の接続を更新しました。
2021.09.21 20.3
  • ルート・クロック・ゲート のセクションの説明を更新しました。
  • PLLアーキテクチャー のセクションに注意事項を追加しました。
  • PLLがロックを失った場合の説明をロック のセクションに追加しました。
  • Manual Switchover モードの説明で IOPLL IPコア・パラメーター: Settingsタブ (インテルAgilexデバイス) の表のSwitchover Mode パラメーターを更新しました。
  • アドバンスト・モードのリコンフィグレーション用のアドレスバスおよびデータバスの設定 の表の C1 から C7 までのカウンターのアドレスを更新しました。
  • IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定 の表の C1から C7 までのカウンターの data[7:4] を更新しました。
  • アドバンスト・モードのリコンフィグレーションのデザイン例の波形例 の図で mgmt_writedata[7..0] 信号を更新しました。
  • アドバンスト・モードのリコンフィグレーションのデザイン例の波形例 の図で mgmt_writedata[7..0] 信号を更新しました。
2021.06.21 20.3 PLLの位置のセクションを更新しました。
2021.03.29 20.3
  • 次の表を追加しました。スペクトラム拡散入力クロッキングのサポート・プロファイル。
  • 次のガイドラインを追加しました。LVDS SERDES Intel® FPGA IPの tx_outclk ポートを使用してfOUT_EXT ≥ 300MHzの5% のデューティー・サイクルを達成する
  • IOPLL Reconfig Intel® FPGA IP コアの現在の主要なリリース情報 の表を更新しました。
2020.09.28 20.3
  • インテルAgilexデバイスのPLL機能 の表のスペクトラム拡散入力クロック追跡機能の注意事項を更新しました。
  • IP-XACT ファイルの生成 のセクションをIOPLL Intel® FPGA IPコアに追加しました。
  • 帯域制御およびとチャージポンプ用のファブリック・フィードI/O PLLデータバスの設定 (高帯域用) の表で、Multiple Factor 141–160のCharge Pump Setting [2:0] の値を更新しました。
  • リップルキャップ用のファブリック・フィードI/O PLLデータバスの設定 の表で、Multiple Factor 141–160の高帯域幅のリップルキャップ設定を更新しました。
  • 次のセクションのCカウンターを更新しました。
    • インテルAgilexデバイスのI/OバンクI/O PLLのハイレベルのブロック図
    • インテルAgilexデバイスのファブリック・フィードI/O PLLのハイレベルのブロック図
    • アドバンスト・モードのリコンフィグレーション用のアドレスバスおよびデータバスの設定 の表
    • クロック・ゲーティング・リコンフィグレーション用の出力クロックおよび対応データビットの設定 の表
    • IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定 の表
2020.04.13 20.1
  • インテルAgilexプログラマブル・クロック・ルーティングを使用したクロック・ネットワークのサイズの例 の図を更新しました。
  • 次のセクションのファブリック・フィードI/O PLLに対するゼロ遅延バッファー補償のサポートを削除しました。
    • インテルAgilexデバイスのPLL機能 の表
    • インテルAgilexデバイスのファブリック・フィードI/O PLLのハイレベルのブロック図
  • PLLの位置 セクションの上部および下部のサブバンクの説明を追加しました。I/Oバンク内の I/O PLLの位置 の図を更新しました。
  • ゼロ遅延バッファーモード のセクションを更新しました。
    • ZDBモードは I/O バンク I/O PLLの場合のみサポートされることを記述しました。
    • 双方向I/Oピンをグローバルにプロモートしてはいけないことに関する説明を追加しました。
  • IOPLL Reconfig IPポートに関する情報をPLLリコンフィグレーションおよびダイナミック・フェーズ・シフト のセクションに追加しました。 IOPLL Reconfig Intel® FPGA IP コア のセクションから情報を移動しました。
  • Compensation Modeのzero delay bufferに注意事項を IOPLL IPコア・パラメーター: PLLタブ (インテルAgilexデバイス) の表に追記しました。
  • サポートされるクロックおよび C カウンターの説明を IOPLL IPコア・パラメーター: Advanced Parametersタブ (インテルAgilexデバイス) の表に追加しました。
  • IOPLL Reconfig Intel® FPGA IPコアを使用した3つのリコンフィグレーション・オプションを持つデザイン例を追加しました。
2019.12.18 19.3 ガイドライン: I/O PLLリコンフィグレーション のセクションの scanclk 信号を削除しました。
2019.10.31 19.3
  • プログラマブル・クロック・ルーティング のセクションのインテルAgilexを使用したクロック・ネットワークのサイズの例 の図を更新しました。
  • 使用可能なリソースの数をインテル Agilex デバイス用のプログラマブル・クロック・ルーティング・リソース の表で更新しました。
  • インテルAgilexデバイスのPLL機能 の表を更新しました。
    • C カウンターの分周係数の範囲を「1から510」から「1から512」に更新しました。
    • 専用外部クロック出力に関する注意事項を追加しました。
    • ファリック・フィードI/O PLLの次のPLL機能を削除しまた。
      • 専用外部クロック出力
      • 外部フィードバック入力端子
      • 外部フィードバック補償
    • スペクトラム拡散入力クロック追跡機能を追加しました。
  • PLLの使用 のセクションを更新しました。
  • インテルAgilexデバイスのファブリック・フィードI/O PLLのハイレベルのブロック図 の図の専用外部フィードバック・モードを削除しました。
  • EFBモードがI/OバンクI/O PLLに対してのみサポートされていることを明確にしました。
  • PLLカスケード のセクションを更新しました。
    • インテルAgilexデバイスでは同じI/Oバンク内のI/O PLLカスケードはサポートしていないという説明を追加しました。
    • I/O PLL間のカスケード図で、outclk[8:0] から outclk[6:0] までを更新しました。
  • 次のガイドラインを追加しました。
    • ガイドライン: I/O PLLのリコンフィグレーション
    • クロックの制約
    • IPコアの制約
  • 次のIPコアに関する情報を追加しました。
    • Clock Control Intel® FPGA IPバージョン1.0.0
    • IOPLL Intel® FPGA IPバージョン19.3.0
    • IOPLL Reconfig Intel® FPGA IPバージョン19.3.0
2019.04.02 — 初版
レベル 2 の表題