Agilex™ 7 クロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズ

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ID 683761
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要 2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 4. Clock Control Intel® FPGA IPコア 5. IOPLL Intel® FPGA IP Core 6. IOPLL Reconfig Intel FPGA IPコア 7. Agilex™ 7 のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ 8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワークのアーキテクチャー 2.1.2. クロックリソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワークのアーキテクチャー x
2.1.1.1. クロック・ネットワークの階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック・ルーティング
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック分周器
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. ルート・クロック・ゲート 2.1.3.1.2. セクター・クロック・ゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. LABクロックゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLLの使用 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル・フェーズ・シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード接続 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック・フェーズ・シフト 2.2.13. PLLキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. LVDS補償モード 2.2.6.3. ソース同期補償モード 2.2.6.4. 通常補償モード 2.2.6.5. ゼロ遅延バッファーモード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドによる自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・リキャリブレーション
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項 x
3.1. ガイドライン: クロック・スイッチオーバー 3.2. ガイドライン: タイミング・クロージャー 3.3. ガイドライン: PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン: I/O PLLのリコンフィグレーション 3.6. クロックの制約 3.7. IPコアの制約 3.8. ガイドライン: LVDS SERDES Intel FPGA IPの tx_outclk ポートを使用したfOUT_EXT ≥ 300MHzの5% のデューティー・サイクルの達成
4. Clock Control Intel® FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control Intel® FPGA IPコアのパラメーター 4.3. Clock Control Intel® FPGA IP コアのポートおよび信号
5. IOPLL Intel® FPGA IP Core x
5.1. IOPLL Intel® FPGA IPのリリース情報 5.2. .mif ファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IPコアのパラメーター 5.5. IOPLL IPコアのポートおよび信号
5.2. .mif ファイルの生成 x
5.2.1. 新しい .mif ファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IPコアのパラメーター x
5.4.1. IOPLL IPコアのパラメーター: PLLタブ 5.4.2. IOPLL IPコアのパラメーター: Settingsタブ 5.4.3. IOPLL IPアのパラメーター: Cascadingタブ 5.4.4. IOPLL IPコアのパラメーター: Dynamic Reconfigurationタブ 5.4.5. IOPLL IPコアのパラメーター: Advanced Parametersタブ
6. IOPLL Reconfig Intel FPGA IPコア x
6.1. IOPLL Reconfig Intel® FPGA IPのリリース情報 6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイスのポート 6.5. アドレスバスおよびデータバスの設定 6.6. デザイン例
6.2. IOPLL Reconfig IPコアにおけるI/O PLLリコンフィグレーションの実装 x
6.2.1. IOPLL IPコアとIOPLL Reconfig IPコア間の接続 6.2.2. IOPLL IPコアとIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. アドバンスト・モードのリコンフィグレーション 6.3.3. クロック・ゲーティング・リコンフィグレーション 6.3.4. ダイナミック・フェーズ・シフト・リコンフィグレーション
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. アドバンスト・モードのリコンフィグレーション x
6.3.2.1. アドバンスト・モードを使用した再キャリブレーション
6.5. アドレスバスおよびデータバスの設定 x
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 6.5.2. クロック・ゲーティング・リコンフィグレーション用の出力クロックおよび対応データビットの設定 6.5.3. IOPLL Reconfig IPコアのダイナミック・フェーズ・シフトのデータバスの設定
6.5.1. アドバンスト・モードのリコンフィグレーション用のアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプ用のデータバスの設定 6.5.1.2. リップルキャップ用のデータバスの設定
6.6. デザイン例 x
6.6.1. リコンフィグレーション・オプション: IOPLL Reconfig Ipコアを使用した .mif ストリーミング・リコンフィグレーション 6.6.2. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したアドバンスト・モードのリコンフィグレーションおよび再キャリブレーション 6.6.3. リコンフィグレーション・オプション: IOPLL Reconfig IPコアを使用したクロック・ゲーティング・リコンフィグレーション
1. Agilex™ 7 FPGAのFシリーズおよびIシリーズクロッキングおよびPLLの概要
2. FシリーズおよびIシリーズのクロッキングおよびPLLのアーキテクチャーと機能
3. FシリーズおよびIシリーズのクロッキングおよびPLLのデザインの考慮事項
4. Clock Control Intel® FPGA IPコア
5. IOPLL Intel® FPGA IP Core
6. IOPLL Reconfig Intel FPGA IPコア
7. Agilex™ 7 のクロッキングおよびPLLユーザーガイド: FシリーズおよびIシリーズのアーカイブ
8. Agilex™ 7クロッキングおよびPLLユーザーガイドの文書改訂履歴

6.5.1.1. 帯域幅制御とチャージポンプ用のデータバスの設定

表 19.  帯域幅制御およびチャージポンプ用のI/OバンクI/O PLLデータバスの設定 (低帯域幅用)
Multiply Factor 16 低帯域幅
Bandwidth Control Setting

Data [6:3]

 Charge Pump Setting [2:0]

Address = 00000001

Data [6:4]

 Charge Pump Setting [5:3]

Address = 00001101

Data [7:5]
4–5 4'b0011 3'b011 3'b000
6–7 4'b0011 3'b011 3'b000
8–10 4'b0011 3'b100 3'b000
11–15 4'b0100 3'b100 3'b000
16–20 4'b0101 3'b100 3'b000
21–23 4'b0101 3'b101 3'b000
24–43 4'b0110 3'b100 3'b000
44–64 4'b0111 3'b100 3'b000
65–85 4'b1000 3'b100 3'b000
86–124 4'b1010 3'b011 3'b000
125–160 4'b1010 3'b011 3'b000
表 20.  帯域幅制御およびチャージポンプ用のI/OバンクI/O PLLデータバスの設定 (中帯域幅用)
Multiply Factor 16 中帯域幅
Bandwidth Control Setting

Data [6:3]

 Charge Pump Setting [2:0]

Address = 00000001

Data [6:4]

 Charge Pump Setting [5:3]

Address = 00001101

Data [7:5]
4–5 4'b0010 3'b110 3'b000
6–7 4'b0011 3'b101 3'b000
8–10 4'b0011 3'b101 3'b000
11–15 4'b0011 3'b110 3'b000
16–20 4'b0100 3'b110 3'b000
21–23 4'b0100 3'b111 3'b000
24–43 4'b0101 3'b110 3'b000
44–64 4'b0110 3'b110 3'b000
65–85 4'b0111 3'b110 3'b000
86–124 4'b1000 3'b110 3'b000
125–160 4'b1010 3'b100 3'b000
表 21.  帯域幅制御およびチャージポンプ用のI/OバンクI/O PLLデータバスの設定 (高帯域幅用)
Multiply Factor 16 高帯域幅
Bandwidth Control Setting

Data [6:3]

 Charge Pump Setting [2:0]

Address = 00000001

Data [6:4]

 Charge Pump Setting [5:3]

Address = 00001101

Data [7:5]
4–5 4'b0010 3'b001 3'b001
6–7 4'b0010 3'b010 3'b001
8–10 4'b0010 3'b011 3'b001
11–15 4'b0011 3'b001 3'b001
16–20 4'b0011 3'b010 3'b001
21–23 4'b0100 3'b010 3'b001
24–43 4'b0100 3'b011 3'b001
44–64 4'b0101 3'b011 3'b001
65–85 4'b0101 3'b011 3'b001
86–124 4'b1001 3'b110 3'b000
125–160 4'b1001 3'b110 3'b000
表 22.  帯域幅制御およびチャージポンプ用のファブリック・フィードI/O PLLデータバスの設定 (中帯域幅用)
Multiply Factor 16 中帯域幅
Bandwidth Control Setting

Data [6:3]

 Charge Pump Setting [2:0]

Address = 00000001

Data [6:4]

 Charge Pump Setting [5:3]

Address = 00001101

Data [7:5]
4–5 4'b0011 3'b100 3'b000
6–7 4'b0100 3'b100 3'b000
8–10 4'b0101 3'b100 3'b000
11–15 4'b0110 3'b100 3'b000
16–20 4'b0111 3'b100 3'b000
21–23 4'b0111 3'b100 3'b000
24–43 4'b1001 3'b011 3'b000
44–64 4'b1010 3'b011 3'b000
65–85 4'b1010 3'b100 3'b000
86–104 4'b1010 3'b101 3'b000
105–140 4'b1011 3'b100 3'b000
141–160 4'b1011 3'b100 3'b000
表 23.  帯域幅制御およびチャージポンプ用のファブリック・フィードI/O PLLデータバスの設定 (高帯域幅用)
Multiply Factor 16 高帯域幅
Bandwidth Control Setting

Data [6:3]

 Charge Pump Setting [2:0]

Address = 00000001

Data [6:4]

 Charge Pump Setting [5:3]

Address = 00001101

Data [7:5]
4–5 4'b0010 3'b001 3'b001
6–7 4'b0011 3'b000 3'b001
8–10 4'b0011 3'b000 3'b001
11–15 4'b0100 3'b000 3'b001
16–20 4'b0110 3'b110 3'b000
21–23 4'b0111 3'b101 3'b000
24–43 4'b1000 3'b101 3'b000
44–64 4'b1001 3'b101 3'b000
65–85 4'b1001 3'b110 3'b000
86–104 4'b1001 3'b110 3'b000
105–140 4'b1010 3'b101 3'b000
141–160 4'b1010 3'b101 3'b000
16 NormalまたはSource SynchronousでUse Nondedicated Feedback Pathオプションを選択した場合、Multiply Factorは M xC i になります。ここで、M は M カウンター値、C i はCompensated Outclk C カウンター値です。それ以外の場合、Multiply Factorは M カウンター値のみになります。
レベル 2 の表題