2.4. 他のEDAツールでのアルテラIPコアのシミュレーション
ソフトウェアは、サポートされるEDAシミュレータでのアルテラIPコアのRTLの、またゲート・レベルでのデザイン・シミュレーションをサポートしています。シミュレーションには、シミュレータの動作環境の設定、シミュレーション・モデル・ライブラリのコンパイル、およびシミュレーションの実行が含まれます。
シミュレーションに、IPコアとともに生成された機能シミュレーション・モデルとテストベンチまたはデザイン例を使用することができます。機能シミュレーション・モデルとテストベンチのファイルは、プロジェクトのサブディレクトリに生成されます。テストベンチのコンパイルおよび動作用のスクリプトもこのディレクトリに含められます。IPコアのシミュレーションに必要なモデルやライブラリの完全なリストについては、テストベンチとともに生成されたスクリプトを参照してください。
Quartus IIのNativeLink機能を使用して、シミュレーション・ファイルとスクリプトを自動的に生成することができます。NativeLinkは、ソフトウェア内部から、選択されたシミュレータを起動します。デザインのすべてのアルテラのIPコアのための統一された、バージョンに依存しないIPシミュレーションスクリプトを生成するには、ip-setup-simulationのユーティリティを使用することができます。トップ/レベルのスクリプトにIPシミュレーション/スクリプトを組み込むことができます。
デザインのすべてのアルテラのIPコアのための統一された、バージョンに依存しないIPシミュレーション・スクリプトを生成するには、ip-setup-simulationのユーティリティを使用することができます。トップ・レベルのスクリプトにIPシミュレーション・スクリプトを組み込むことができます。
図 4. デザイン・フローのシミュレーション
注: 現在のバージョンのソフトウェアでは、フィッティング後のタイミング・シミュレーションはStratix IVおよびCyclone IVデバイス向けにのみサポートされています。 Pro Editionソフトウェアは、NativeLink RTLシミュレーションをサポートしていません。アルテラのIPは、シミュレーションに特化したIP機能シミュレーション・モデルや暗号化されたRTLモデル、あるいはプレーン・テキストのRTLモデルを含む、幅広いシミュレーション・モデルをサポートしています。これらはすべてサイクル精度のモデルです。モデルは、業界標準のVHDLまたはVerilog HDLシミュレータを使用する、IPコア・インスタンスの高速な機能シミュレーションをサポートしています。一部のコアでは、プレーン・テキストのRTLモデルのみが生成され、そのモデルしかシミュレーションできません。シミュレーション・モデルはシミュレーションのみに使用し、合成やその他の目的のために使用しないでください。これらのモデルを合成に使用すると、機能しないデザインが作成されます。
注: アルテラのIPは、シミュレーションに特化したIP機能シミュレーション・モデルや暗号化されたRTLモデル、あるいはプレーン・テキストのRTLモデルを含む、幅広いシミュレーション・モデルをサポートしています。これらはすべてサイクル精度のモデルです。モデルは、業界標準のVHDLまたはVerilog HDLシミュレータを使用する、IPコア・インスタンスの高速な機能シミュレーションをサポートしています。一部のコアでは、プレーン・テキストのRTLモデルのみが生成され、そのモデルしかシミュレーションできません。シミュレーション・モデルはシミュレーションのみに使用し、合成やその他の目的のために使用しないでください。これらのモデルを合成に使用すると、機能しないデザインが作成されます。