インテルのみ表示可能 — GUID: joc1443027925492
Ixiasoft
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1. インテル® Stratix® 10 GX / SX デバイスの概要
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このデバイスファミリーは、すべての新しいHyperFlex™コア・アーキテクチャーを含む画期的ないくつかのイノベーションを特長とし、最先端のアプリケーションにおいてパワーバジェットを満たしながら増加し続ける帯域幅および処理性能の需要を満たします。
インテル® Stratix® 10 SoC デバイスは、クアッドコア 64 ビットARM® Cortex®-A53 ベースのハード・プロセッサー・システム (HPS) を搭載しており、電力効率の高いアプリケーション・クラスの処理を提供し、ハードウェア仮想化を FPGA ファブリックに拡張します。 インテル® Stratix® 10 SoC デバイスは、高性能な SoC へのインテルのコミットメントを提供し、ARM ベースのプロセッサー・システムを搭載したプログラマブル・デバイスにおいてインテルのリーダーシップをもたらします。
インテル® Stratix® 10 FPGA および SoC の重大なイノベーションには次の特長があります。
- 前世代の高性能 FPGA と比べて 2 倍のコア性能を実現可能なすべての新しい HyperFlex コア・アーキテクチャー
- 最先端のインテル 14 nm トライゲート (FinFET) 技術
- ヘテロジニアス 3D System-in-Package (SiP) テクノロジー
- 最大 550 万個のロジックエレメント (LE) を備えるモノリシック・コア・ファブリック
- ヘテロジニアス 3D SiP トランシーバー・タイルでの最大 96 個の全二重トランシーバー・チャネル
- 最大 28.3Gbps のチップ間、チップ - モジュール間のトランシーバー・データレートとバックプレーン性能
- M20K (20 kb) の内部 SRAM メモリーブロック
- フラクショナル合成および超低ジッター LC タンクベースの TX PLL
- ハードPCI Express® Gen3 x16 IP (Intellectual Property) ブロック
- 各トランシーバー・チャネルにおけるハード 10GBASE-KR/40GBASE-KR4 前方誤り訂正 (FEC)
- ピンあたり最大 2666 Mbps の DDR4 レートをサポートするハードメモリー・コントローラーおよび PHY
- ワットあたり 80 GFLOPS の電力効率で最大 10 TFLOPS のコンピューティング性能を備えるハード化固定小数点および IEEE 754 準拠のハード浮動小数点の可変精度デジタル信号処理 (DSP) ブロック
- SoC ファミリーバリアントでの最大 1.5 GHz のクアッドコア 64 ビット ARM Cortex-A53 ハード・プロセッサー・システムを搭載
- 柔軟でな低電力と低スキュー・クロックツリーのためのプログラマブル・クロックツリー合成
- 専用のセキュア・デバイス・マネージャー (SDM) :
- エンハンスト・デバイスのコンフィグレーションおよびセキュリティー
- AES-256、SHA-256/384、および ECDSA-256/384 暗号化 / 複合化アクセラレーターおよび認証化
- 多要素認証
- PUF (Physically Unclonable Function) 機能およびソフトウェア・プログラマブル・デバイス・コンフィグレーション機能
- 前世代の高性能 FPGA に比べ最大 70% の低消費電力を実現する包括的な高度な省電力機能
- ASIC プロトタイピングおよびその他のアプリケーションをサポートする非破壊レジスターステート・リードバックおよびライトバック
これらの機能により、 インテル® Stratix® 10 FPGA および SoC は、次のようなさまざまな市場で最も要求の厳しいアプリケーションに最適です。
- コンピューティングとストレージ — カスタムサービス、クラウド・コンピューティング、データ・センター・アクセラレーション用
- ネットワーキング — Terabit ( テラビット )、400G およびマルチ 100G ブリッジ、アグリゲーション、パケット処理、トラフィック管理用
- 光伝送ネットワーク — OTU4、2xOTU4、4xOTU4 用
- 放送機器 — ハイエンド・スタジオ配線、ヘッドエンド・エンコーディング / デコーディング、エッジ直交振幅変調 (QAM) 用
- 防衛機器 — レーダー、電子戦、安全な通信用
- 医療機器 — 診断スキャナーおよび診断画像化用
- テスト & 計測機器 — プロトコルおよびアプリケーション・テスター用
- ワイヤレス通信 — 次世代 5G ネットワーク用
- ASIC プロトタイピング — 最高の I/O 数を備える高集積のモノリシック FPGA ファブリックを必要とする設計
- インテル Stratix 10 デバイス・ファミリー・バリアント
- インテル Stratix 10 FPGA および SoC におけるイノベーション
- FPGA および SoC 機能の概要
- インテル Stratix 10デバイスのブロック図
- インテル Stratix 10 FPGA および SoC ファミリープラン
- HyperFlex コア・アーキテクチャー
- ヘテロジニアス 3D SiP トランシーバー・タイル
- インテル Stratix 10デバイスのトランシーバー
- PCI Express Gen1/Gen2/Gen3 ハード IP コア
- Interlaken PCS ハード IP コア
- 10G イーサネット・ハード IP コア
- 外部メモリーおよび汎用 I/O
- アダプティブ・ロジック・モジュール (ALM)
- コア・クロッキング
- フラクショナル合成 PLL と I/O PLL
- 内部エンベデッド・メモリー
- 可変精度 DSP ブロック
- HPS ( ハード・プロセッサー・システム )
- 消費電力管理
- デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
- デバイス・セキュリティー
- PCI Express を介した CvP (Configuration via Protocol)
- パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
- Fast Forward Compile
- SEU ( シングル・イベント・アップセット ) エラー検出と訂正
- 改訂履歴