AN 847: デザインブロックを再利用したSignal Tapのチュートリアル: インテル® Arria® 10 FPGA開発ボード用

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ID 683712
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. コア・パーティション再利用のデバッグ (デベロッパー) 3. コア・パーティション再利用のデバッグ (コンシューマー) 4. ルート・パーティション再利用のデバッグ (デベロッパー) 5. ルート・パーティション再利用のデバッグ (コンシューマー) 6. AN 847の文書改訂履歴: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Arria® 10 FPGA開発ボード用
1. 概要 x
1.1. コア・パーティションを再利用したSignal Tap 1.2. ルート・パーティションを再利用したSignal Tap 1.3. チュートリアル・ソフトウェアとハードウェア 1.4. チュートリアル・ファイル
2. コア・パーティション再利用のデバッグ (デベロッパー) x
2.1. ステップ1 : コア・パーティションの作成 2.2. ステップ2 : Partition Boundary Portの作成 2.3. ステップ3 : デバッグノードのコンパイルと確認 2.4. ステップ4 : パーティションのエクスポートとブラック・ボックス・ファイルの作成 2.5. ステップ5 : コンシューマー・プロジェクトへのファイルのコピー 2.6. ステップ6 : Signal Tapファイルの作成 (オプション) 2.7. ステップ7 : デバイスのプログラミングとハードウェアの検証 2.8. ステップ8 : Signal Tapによるハードウェアの検証
3. コア・パーティション再利用のデバッグ (コンシューマー) x
3.1. ステップ1 : ファイルの追加と合成の実行 3.2. ステップ2 : Signal Tapファイルの作成 3.3. ステップ3 : blinking_led_top用パーティションの作成 3.4. ステップ4 : デザインのコンパイルとデバッグノードの確認 3.5. ステップ5 : デバイスのプログラミングとハードウェアの検証 3.6. ステップ6 : Signal Tapによるハードウェアの検証
4. ルート・パーティション再利用のデバッグ (デベロッパー) x
4.1. ステップ1 : デベロッパー: ペリフェラル再利用コア・パーティションの作成とLogic Lock領域の定義 4.2. ステップ2 : ルート・パーティションでのSLD JTAG Bridge Agentの生成とインスタンス化 4.3. ステップ3：SLD JTAG Bridge Hostの生成とインスタンス化 4.4. ステップ4 : Signal TapのHDLインスタンスの生成 4.5. ステップ5 : ルート・パーティションのコンパイルとエクスポート、およびコンシューマー・プロジェクトへのファイルのコピー 4.6. ステップ6 : デバイスのプログラミングとハードウェアの検証 4.7. ステップ7 : ルート・パーティション用のSignal Tapファイルの生成 4.8. ステップ8 : Signal Tapによるハードウェアの検証
5. ルート・パーティション再利用のデバッグ (コンシューマー) x
5.1. ステップ1 : カスタマー・プロジェクトへのファイルの追加 5.2. ステップ2 : PRCパーティションでのSLD JTAG Bridge Hostの生成とインスタンス化 5.3. ステップ3 : 合成、Signal Tapファイルの作成、およびコンパイル 5.4. ステップ4 : デバイスのプログラミングとハードウェアの検証 5.5. ステップ5 : Signal TapによるPRCパーティションのハードウェア検証 5.6. ステップ6 : Signal Tapによるルート・パーティションのハードウェア検証
1. 概要
2. コア・パーティション再利用のデバッグ (デベロッパー)
3. コア・パーティション再利用のデバッグ (コンシューマー)
4. ルート・パーティション再利用のデバッグ (デベロッパー)
5. ルート・パーティション再利用のデバッグ (コンシューマー)
6. AN 847の文書改訂履歴: デザインブロックを再利用したSignal Tapのチュートリアル インテル® Arria® 10 FPGA開発ボード用

4.3. ステップ3：SLD JTAG Bridge Hostの生成とインスタンス化

  1. IP Catalog (Tools > IP Catalog) からSLD JTAG Bridge Host インテル® FPGA IP を選択して生成します。名前をdebug_agentに設定します。
    SLD JTAG Bridge Host インテル® FPGA IPの生成について詳しくは、 インテルQuartus Prime開発ソフトウェア・プロ・エディション ユーザーガイド：デバッグツール を参照してください。
  2. blinking_led_top.sv ファイルを開き、25行目から30行目および41行目から48行目までのコメントを解除し、ファイルを保存します。
    このアクションにより、PRCパーティション内のSLD JTAG Bridge Hostがインスタンス化され、デバッグ・ファブリックが親パーティションに接続されます。

    25行目から30行目: 

    //		input wire tck (tck),		//connect_to_bridge_host .tck
//		input wire  tms (tms),		//   .tms
//		input wire  tdi (tdi),		//   .tdi
//		input wire vir_tdi (vir tdi),//   .vir_tdi
//		input wire ena (ena),		 //           .ena
//		output wire tdo (tdo)		 //         .tdo

    41行目から48行目 : 

    //   debug_host debug_host_inst ( 
//      . tck (tck),   //input, width=1, connect_to_bridge_host .tck
//      . tms (tms),   //input, width=1,   .tms
//      . tdi (tdi),   //input, width=1,   .tdi
//      .vir_tdi (vir tdi), //input, width=1, .vir_tdi
//      .ena (ena),    //input, width=1,      .ena
//      .tdo ()        //output, width=1,     .tdo
//      );
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