インテル® Stratix®10 デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール・ユーザーガイド

ダウンロード PDF
ID 683699
日付 11/06/2017
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® デバイスの LAB および ALM の概要 2. HyperFlex レジスター 3. インテル® Stratix 10® デバイスの LAB および ALM のアーキテクチャーと機能 4. インテル® Stratix 10® デバイスの LAB および ALM ユーザーガイドの改訂履歴
3. インテル® Stratix 10® デバイスの LAB および ALM のアーキテクチャーと機能 x
3.1. LAB 3.2. ALM
3.1. LAB x
3.1.1. MLAB 3.1.2. ローカル・インターコネクトおよびダイレクトリンク・インターコネクト 3.1.3. キャリーチェーンのインターコネクト 3.1.4. LAB コントロール信号
3.1.4. LAB コントロール信号 x
3.1.4.1. ロジック・コントロールのクリアー
3.2. ALM x
3.2.1. ALM リソース 3.2.2. ALM 出力 3.2.3. ALM 動作モード
3.2.3. ALM 動作モード x
3.2.3.1. ノーマルモード 3.2.3.2. 拡張 LUT モード 3.2.3.3. 演算モード
3.2.3.3. 演算モード x
3.2.3.3.1. キャリーチェーン
1. インテル® Stratix 10® デバイスの LAB および ALM の概要
2. HyperFlex レジスター
3. インテル® Stratix 10® デバイスの LAB および ALM のアーキテクチャーと機能
4. インテル® Stratix 10® デバイスの LAB および ALM ユーザーガイドの改訂履歴

3.1.4.1. ロジック・コントロールのクリアー

レジスターのクリアー信号のロジックは、LAB ワイド信号によって制御されます。ALM は同期クリアーおよび非同期クリアーの両方を直接サポートします。各 LAB は、クリアー信号の合計が3個を超えない限り、最大 2 つの同期クリアー信号と 2 つの非同期クリアー信号をサポートします。

インテル® Stratix 10® デバイスは、デバイス内のすべてのレジスターをリセットするデバイスワイドのリセットピン (DEV_CLRn) を提供します。DEV_CLRnピンはコンパイルの前に インテル® Quartus® Primeソフトウェアでイネーブルすることができます。このデバイスワイドのリセット信号は、他のすべてのコントロール信号よりも優先されます。

図 5.  インテル® Stratix 10® デバイスの LAB ワイド・コントロール信号
レベル 2 の表題