インテル® Stratix®10 デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール・ユーザーガイド

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ID 683699
日付 11/06/2017
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インテルのみ表示可能 — GUID: wtw1443169738436

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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® デバイスの LAB および ALM の概要 2. HyperFlex レジスター 3. インテル® Stratix 10® デバイスの LAB および ALM のアーキテクチャーと機能 4. インテル® Stratix 10® デバイスの LAB および ALM ユーザーガイドの改訂履歴
3. インテル® Stratix 10® デバイスの LAB および ALM のアーキテクチャーと機能 x
3.1. LAB 3.2. ALM
3.1. LAB x
3.1.1. MLAB 3.1.2. ローカル・インターコネクトおよびダイレクトリンク・インターコネクト 3.1.3. キャリーチェーンのインターコネクト 3.1.4. LAB コントロール信号
3.1.4. LAB コントロール信号 x
3.1.4.1. ロジック・コントロールのクリアー
3.2. ALM x
3.2.1. ALM リソース 3.2.2. ALM 出力 3.2.3. ALM 動作モード
3.2.3. ALM 動作モード x
3.2.3.1. ノーマルモード 3.2.3.2. 拡張 LUT モード 3.2.3.3. 演算モード
3.2.3.3. 演算モード x
3.2.3.3.1. キャリーチェーン
1. インテル® Stratix 10® デバイスの LAB および ALM の概要
2. HyperFlex レジスター
3. インテル® Stratix 10® デバイスの LAB および ALM のアーキテクチャーと機能
4. インテル® Stratix 10® デバイスの LAB および ALM ユーザーガイドの改訂履歴

3.1.3. キャリーチェーンのインターコネクト

ALM 間には専用のキャリーチェーン・パスが存在します。 インテル® Stratix 10® デバイスは、演算機能が効率的となるようキャリーチェーンを配線するために、LAB 内部に拡張されたインターコネクト構造を有しています。こうした ALM 間の接続はローカル・インターコネクトをバイパスします。

Intel® hyperflex™ レジスターはキャリーチェーンに追加され、一連の LAB 間で柔軟なリタイミングが可能になり、 インテル® Quartus® Primeコンパイラーはこれらのリソースを自動的に利用して使用率とパフォーマンスを向上させます。

図 4. キャリーチェーンのインターコネクト
レベル 2 の表題