リモート・アップデートのインテル®FPGA IPユーザーガイド

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ID 683695
日付 7/13/2021
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ドキュメント目次
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1. リモート・アップデートのインテル®FPGA IPユーザーガイド
1. リモート・アップデートのインテル®FPGA IPユーザーガイド x
1.1. リモート・アップデートの Intel® FPGA IPコアでのAvalon®-MM 1.2. インテルArria 10およびインテルCyclone® 10 GXデバイス 1.3. Arria II、 Arria V、 Cyclone V、 Stratix IV、および Stratix Vデバイス 1.4. Cyclone IVおよびインテルCyclone 10 LPデバイス 1.5. フラッシュ・メモリー・プログラミング・ファイル 1.6. デザイン・サンプル 1.7. リモート・アップデート の Intel® FPGA IP ユーザーガイドアーカイブ 1.8. リモート・アップデートの Intel® FPGA IPユーザーガイドの改訂履歴
1.2. インテルArria 10およびインテルCyclone® 10 GXデバイス x
1.2.1. リモート・システム・コンフィギュレーション・モード 1.2.2. リモート・システム・コンフィグレーション・コンポーネント 1.2.3. パラメーター設定 1.2.4. ポート 1.2.5. パラメーター 1.2.6. Avalon-MM インターフェイス 1.2.7. 専用リモート・システム・アップグレード回路 1.2.8. 初期RSUイメージの生成
1.2.1. リモート・システム・コンフィギュレーション・モード x
1.2.1.1. リモート・システム・アップグレード・ステート・マシン
1.2.1.1. リモート・システム・アップグレード・ステート・マシン x
1.2.1.1.1. 工場からアプリケーション・イメージへの切り替え、または初期アプリケーション・イメージから他のアプリケーション・イメージへの切り替え
1.2.6. Avalon-MM インターフェイス x
1.2.6.1. コントロール・ステータス・レジスター信号 1.2.6.2. レジスターマップ
1.2.6.1. コントロール・ステータス・レジスター信号 x
1.2.6.1.1. コントロール・ステータスレジスター書き込み動作 1.2.6.1.2. コントロール・ステータス・レジスターの読み出し操作 1.2.6.1.3. 動作例波形
1.3. Arria II、 Arria V、 Cyclone V、 Stratix IV、および Stratix Vデバイス x
1.3.1. リモート・システム・コンフィギュレーション・モード 1.3.2. リモート・システム・コンフィグレーション・コンポーネント 1.3.3. パラメーター設定 1.3.4. ポート 1.3.5. パラメーター 1.3.6. Avalon-MM インターフェイス 1.3.7. 専用リモート・システム・アップグレード回路
1.3.6. Avalon-MM インターフェイス x
1.3.6.1. コントロール・ステータス・レジスター信号 1.3.6.2. レジスターマップ
1.3.6.1. コントロール・ステータス・レジスター信号 x
1.3.6.1.1. コントロール・ステータスレジスター書き込み動作 1.3.6.1.2. コントロール・ステータスレジスターの読み出し操作
1.4. Cyclone IVおよびインテルCyclone 10 LPデバイス x
1.4.1. リモート・システム・コンフィギュレーション・モード 1.4.2. リモート・システム・コンフィグレーション・コンポーネント 1.4.3. パラメーター設定 1.4.4. ポート 1.4.5. パラメーター 1.4.6. リモート・アップデート動作 1.4.7. Avalon-MM インターフェイス 1.4.8. 専用リモート・システム・アップグレード回路
1.4.7. Avalon-MM インターフェイス x
1.4.7.1. コントロール・ステータスレジスター(CSR) 1.4.7.2. レジスターマップ 1.4.7.3. ソースマッピングの読み出し
1.4.7.1. コントロール・ステータスレジスター(CSR) x
1.4.7.1.1. コントロール・ステータス・レジスター書き込み動作 1.4.7.1.2. コントロール・ステータス・レジスターの読み取り操作
1.6. デザイン・サンプル x
1.6.1. インテルArria 10リモート・アップデートのデザイン例 1.6.2. Cyclone Vリモート・アップデートのデザイン例
1. リモート・アップデートのインテル®FPGA IPユーザーガイド

1.3.5. パラメーター

表 10.  パラメータータイプと対応するパラメータービット幅マッピング Arria® II、 Arria® V、 Cyclone® V、 Stratix® IV、および Stratix® V デバイス
ビット パラメーター 幅 備考
000 Reconfiguration trigger conditions（読み出し専用） 5
  • ビット4—wdtimer_source：ユーザー・ウォッチドッグ・タイマーのタイムアウト。
  • ビット3—nconfig_source：外部コンフィグレーション・リセット（nCONFIG）のアサーション。
  • ビット2—runconfig_source：ロジックアレイからトリガーされたコンフィグレーション・リセット。
  • ビット1—nstatus_source：エラー発生時に外部デバイスによってアサートされるnSTATUSアサーション。
  • ビット0—crcerror_source：アプリケーション・コンフィグレーション中のCRC エラー。

すべてのビットのPOR値は0 です。
001 無効な値
010 Watchdog Timeout Value 12 書き込み時の幅は12です。

書き込み用の12ビットは、29ビットのウォッチドッグ・タイムアウト値の上位12ビット（左端または最上位ビット）です。

パラメーター・データを書き込む場合、 data_in [11..0] 29ビットのウォッチドッグ・タイムアウト値の上位12ビットに対応します。たとえば、ウォッチドッグ・タイムアウト値を1に設定するには、12ビットのdata_in [11..0]は12'b000000000001として書き込みます。

29 読み出しの際の幅29。
011 Watchdog Enable 1 —
100 Page Select 24または32

Quartus II 開発ソフトウェア・バージョン 13.1 以降の場合：

  • 開始アドレスを読み出しおよび書き込みする際の幅は24または32です。
  • EPCS128やEPCQ128のような24ビットのアドレス指定を使用するアクティブ・シリアル・デバイスでは、PGM[23..2]は24ビットの開始アドレスの上位22ビットに対応します。PGM[1..0]は2'b0として読み取られます。
  • EPCQ256のような32 ビットのアドレス指定を使用するアクティブ・シリアル・デバイスでは、PGM[31..2]は32 ビットの開始アドレスの上位30ビットに対応します。PGM[1..0]は2'b0として読み取られます。

バージョン13.0以前のQuartus IIソフトウェア：

  • 開始アドレスを読み出しおよび書き込みする際の幅は24です。
  • Arria II、Stratix III、およびStratix IVデバイスでは、PGM[23..0]は24ビットの開始アドレスを形成します。
  • For Arria® V, Cyclone® V, and Stratix® V devices, if you use active serial devices using 24-bit addressing, such as EPCS128 or EPCQ128, PGM[23..0] corresponds to the 24 bits of the start address. If you use active serial devices using 32-bit addressing, such as EPCQ256, PGM[23..0] corresponds to the 24 MSB of the start address, thus the 32 bits start address is PGM[23..0],8'b0.
101 Configuration Mode（AnF） 1

ローカル・アップデート・モードでは、このパラメーターは読み出し専用です。このパラメーターは、アプリケーション・パージで1に設定され、ファクトリー・ページでは0に設定されます。リモート・アップデート・モードでは、このパラメーターは読み出しおよび書き込みの両方が可能です。

Intel® は、リモート・アップデート・モードでアプリケーション・ページをロードする前にこのパラメーターを1に設定することを推奨します。そうしないと、コントロール・レジスターの内容を適切に読み出すことができません。

110 無効な値
111 無効な値
レベル 2 の表題