Intel Agilex® 7コンフィグレーションのユーザーガイド

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ID 683673
日付 4/28/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド 2. Intel Agilex® 7コンフィグレーションの詳細 3. Intel Agilex® 7コンフィグレーション手法 4. デザインにリセットリリース インテル® FPGA IPを含める 5. Remote System Update (RSU) 6. Intel Agilex® 7コンフィグレーション機能 7. Intel Agilex® 7 デバッグガイド 8. Intel Agilex® 7 IPユーザーガイド・アーカイブ 9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド x
1.1. Intel Agilex® 7コンフィグレーションの概要 1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー
1.1. Intel Agilex® 7コンフィグレーションの概要 x
1.1.1. 設定と関連信号 1.1.2. Intel Agilex® 7 デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャ
1.2.1. セキュア・デバイス・マネージャ x
1.2.1.1. SDM ファームウェアの更新 1.2.1.2. Intel Agilex® 7 SoC デバイスの起動順序の指定
2. Intel Agilex® 7コンフィグレーションの詳細 x
2.1. Intel Agilex® 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセット イベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. Intel Agilex® 7 のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Intel Agilex® 7 コンフィグレーション時間の見積もり (FM) 2.8. 圧縮された.sofファイルの生成
2.5. Intel Agilex® 7 のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンの指定 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 2.5.3.4. 電源管理およびSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィギュレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンの指定 x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IO ピン
2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1クロック入力
3. Intel Agilex® 7コンフィグレーション手法 x
3.1. Avalon-STスレーブ設定 3.2. ASンフィグレーション 3.3. JTAG コンフィギュレーション
3.1. Avalon-STスレーブ設定 x
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ 3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IP コアの生成 3.1.7.4. PFL II IPコア 3.1.7.5. PFL IPコアの使用 3.1.7.6. サポートされるフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへの、ページモードとオプション・ビットの実装
3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IP コアの生成 x
3.1.7.3.1. PFL II IP コアを使用した Avalon-ST コンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングおよびコンフィギュレーション用の単一の PFL II IP の作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IPコア x
3.1.7.4.1. FPGA Avalon-ST ピンに対する PFL II IP 推奨デザイン制約 3.1.7.4.2. QSPI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.3. CFI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.4. PFL II IP が他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IP が他の出力ピンに推奨する制約
3.1.7.5. PFL IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリーの定義
3.2. ASンフィグレーション x
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. スキュー許容ガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. スキュー許容ガイドライン x
3.2.5.1. 外部 AS_DATA ピンの最大許容スキュー遅延ガイドライン 3.2.5.2. 最大許容外部 nCSO ピン スキュー遅延のガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッド SPI フラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. シリアル・フラッシュ・デバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの .jic ファイルのプログラミング
3.3. JTAG コンフィギュレーション x
3.3.1. JTAG コンフィギュレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGベースのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAG コンフィギュレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGベースのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用した JTAG シングル デバイス・コンフィギュレーション　　
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したマルチ・デバイスPSコンフィグレーション
4. デザインにリセットリリース インテル® FPGA IPを含める x
4.1. リセットリリース IP 要件について 4.2. デザインでのIPのインスタンス化 4.3. PLL リセット信号のゲーティング 4.4. パーシャル・リコンフィギュレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシン ロジックの保護
5. Remote System Update (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非 HPS のリモート システム更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSU 設定のデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィギュレーション手順 5.1.4. リモート・システム・アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからの RSU の回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクワッド SPI フラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非 RSU)イメージレイアウト 5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 5.4.1.3. RSUイメージレイアウト –視点
5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクワッド SPI フラッシュレイアウト x
5.4.2.1. RSU イメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィギュレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. Platform Designerでの初期RSUの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する: コマンドの変更 5.5.4. Quad SPI 操作を実行するコマンドシーケンス
5.5.1. Platform Designerでの初期RSUの生成 x
5.5.1.1. SOFファイルを使用して初期RSUイメージを生成する: コマンドの変更 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと 1 つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Intel Agilex® 7コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. Intel Agilex® 7 デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. コンフィグレーション手法の概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEU について 7.6. 固有の 64 ビット CHIP ID の読み取り 7.7. E タイル トランシーバーがコンフィグレーションに失敗することがある 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴

3.1.7.2.1. PFL IIパラメーター

表 25.  PFL IIのGeneralパラメーター
オプション 値 説明
Which operation mode will you be using?
  • Flash Programming
  • FPGA Configuration
  • Flash Programming and FPGA Configuration
フラッシュ・プログラミングおよびFPGAコンフィグレーションを1つのIPコアで制御するのか、またはこれらの機能を個々のブロックと機能で個別に制御するのかのOperatingモードを指定します。
What is the targeted flash?
  • CFI Parallel Flash
  • Quad SPI Flash

PFL IPコアに接続するフラッシュ・メモリー・デバイスを指定します。
Set flash bus pins to tri-state when not in use
  • On
  • Off
PFL IPコアがフラッシュメモリーへのアクセスを必要としない場合、PFL IPコアがフラッシュ・メモリー・デバイスとインターフェイスしているすべてのピンをトライステートにすることを可能にします。
表 26.   CFIパラレルフラッシュ用のPFL II フラッシュ・インターフェイス設定パラメーター これらの設定は、ターゲットフラッシュとしてCFI Parallel Flashが選択されている場合にのみ使用できます。
オプション 値 説明
How many flash devices will be used?
  • 1～16
PFL IPコアに接続するフラッシュ・メモリー・デバイスの数を指定します。
What's the largest flash device that will be used?
  • 8 Mbit～4 Gbit

FPGAコンフィグレーションにプログラミングまたは使用されるフラッシュ・メモリー・デバイスの集積度を指定します。PFL IPコアに複数のフラッシュ・メモリー・デバイスが接続されている場合は、最大のフラッシュ・メモリー・デバイスの集積度を指定します。

デュアルモードCFIおよびNANDフラッシュデバイスの場合、2つのCFIフラッシュの集積度の合計に相当する集積度を選択します。例えば、2つの512 MBのCFI フラッシュを使用する場合、CFI 1 Gbitを選択します。

What is the flash interface data width
  • 8
  • 16
  • 32

フラッシュデータ幅をビット単位で指定します。フラッシュデータ幅は、使用するフラッシュ・メモリー・デバイスによって異なります。複数のフラッシュ・メモリー・デバイスをサポートするには、データ幅は接続されているすべてのフラッシュ・メモリー・デバイスで同一である必要があります。

CFIフラッシュの場合、2つのCFIフラッシュのデータ幅の合計に相当するフラッシュデータ幅を選択します。例えば、デュアルP30またはP33ソリューションをターゲットにしている場合、各CFIフラッシュデータ幅が16ビットであるため、32 bitsを選択する必要があります。

Allow user to control FLASH_NRESET pin
  • On
  • Off

フラッシュ・メモリー・デバイスのリセットピンに接続するために、PFL IPコアに flash_nreset ピンを作成します。Low信号はフラッシュ・メモリー・デバイスをリセットします。バーストモードでは、このピンはデフォルトで使用可能です。

表 27.   クアッド SPI フラッシュの PFL II フラッシュ インターフェイス設定パラメーターこれらの設定は、クワッド SPI フラッシュがターゲット フラッシュとして選択されている場合にのみ使用できます。
オプション 値 説明
How many flash devices will be used?
  • 1
  • 2
  • 4
  • 8
PFL II IP コアに接続されているフラッシュ・メモリー・デバイスの数を指定します。
What's the Quad SPI flash device manufacturer?
  • Micron
  • Macronix

クアッド SPI フラッシュデバイスの製造元を指定します。
What is the Quad SPI flash device density?
  • QSPI 8 Mbit
  • QSPI 16 Mbit
  • QSPI 32 Mbit
  • QSPI 64 Mbit
  • QSPI 128 Mbit
  • QSPI 256 Mbit
  • QSPI 512 Mbit
  • QSPI 1 Gbit
  • QSPI 2 Gbit
プログラムするか、FPGA コンフィギュレーションに使用するフラッシュ・メモリー・デバイスの密度を指定します。 Macronix フラッシュ・メモリー・デバイスの場合、2 G ビットのフラッシュメモリーを搭載したデバイスのみが PFL II IP コアでサポートされます。
表 28.  PFL II Flash Programmingパラメーター
オプション 値 説明
Flash programming IP optimization target
  • Area
  • Speed
フラッシュ・プログラミングIPの最適化を指定します。Speedに対してPFL IPコアを最適化する場合、フラッシュのプログラミング・タイムは短縮されますが、IPコアではより多くのLEを使用します。Areaに対してPFL IPコアを最適化する場合、IPコアでのLEの使用量は少なくなりますが、フラッシュのプログラミング・タイムは長くなります。
Flash programming IP FIFO size
  • 16
  • 32
フラッシュ・プログラミングIPの最適化にSpeedを選択した場合、FIFOサイズを指定します。PFL IPコアは追加のLEを使用して、フラッシュ・プログラミング中にデータをプログラミングするために、一次的なストレージとしてFIFOを実装します。FIFOサイズが大きいほど、プログラミング・タイムは短くなります。
Add Block-CRC verification acceleration support
  • On
  • Off
検証を高速化するためのブロックを追加します。
表 29.  PFL II FPGA Configurationパラメーター
オプション 値 説明
What is the external clock frequency? 入力クロックの周波数を指定します。 FPGAをコンフィグレーションするためのIPコアに対してユーザーが提供するクロック周波数を指定します。クロック周波数は、FPGAがコンフィグレーションに対して許容できる最大クロック (DCLK) 周波数の2倍を超えてはいけません。PFL IPコアは、入力クロックの最大周波数を2で分周できます。
What is the flash access time? フラッシュ・データシートからアクセス時間を提供します。

フラッシュアクセス時間を指定します。この情報は、フラッシュのデータシートから入手できます。 Intelは、必要な時間以上のフラッシュアクセス時間を指定することをお勧めします。

CFIパラレルフラッシュに向けた単位はnsで、NANDフラッシュに向けた単位はusです。NANDフラッシュはバイトではなくページを使用するため、より長いアクセスタイムを必要とします。このオプションは、クアッドSPIフラッシュではディスエーブルされます。
What is the byte address of the option bits, in hex? オプションビットのバイトアドレスを指定します。

フラッシュメモリーのオプションビットの開始アドレスを指定します。開始アドレスは 8 KB 境界にある必要があります。このアドレスは、.sofから.pofへの変換時に指定したビット・セクター・アドレスと同じでなければなりません。

詳しくは、Storing Option Bitsを参照してください。

Which FPGA configuration scheme will be used?
  • Avalon® -ST x8
  • Avalon® -ST x16
  • Avalon® -ST x32
係数幅を指定します。
What should occur on configuration failure?
  • Halt
  • Retry same page
  • Retry from fixed address
コンフィグレーションが失敗した後のコンフィグレーション動作を指定します。
  • Haltを選択すると、FPGAコンフィグレーションは失敗後に完全に停止します。
  • Retry same pageを選択すると、PFL IPコアは同じページの失敗データを使ってFPGAをリコンフィグレーションします。
  • Retry from fixed addressを選択すると、PFL IPコアは失敗があった次のオプションフィールドの固定アドレスからのデータで、FPGAをリコンフィグレーションします。
What is the byte address to retry from failure — Configuration failureオプションでRetry from fixed addressを選択した場合、このオプションは、コンフィグレーションが失敗した際に、II IPコアがリコンフィグレーションから読み出すフラッシュアドレスを指定します。
Include input to force reconfiguration
  • On
  • Off
FPGAのリコンフィグレーションをイネーブルするために、オプションのリコンフィグレーション入力ピン (pfl_nreconfigure) を含めます。
Enable watchdog timer on Remote System Update support
  • On
  • Off
リモート・システム・アップグレードのサポート用に、ウォッチドッグ・タイマーをイネーブルします。このオプションをオンにすると、pfl_reset_watchdog 入力ピンと pfl_watchdog_error 出力ピンがイネーブルされ、ウォッチドッグ・タイマーがタイムアウトするまでの期間を指定します。このウォッチドッグ・タイマーは、pfl_clk frequency 周波数で動作するタイムカウンターです。
Time period before the watchdog timer times out — ウォッチドッグ・タイマーのタイムアウト期間を指定します。デフォルトのタイムアウト期間は、100 msです。
Use advance read mode?
  • Normal mode
  • Intel Burst mode
  • 16 byte page mode (GL-S only)
  • 32 byte page mode (MT28EW)
This option improves the overall flash access time for the read process during the FPGA configuration.
  • Normal mode—applicable for all flash memory
  • Intel Burst mode—Applicable for devices that support bursting. Reduces sequential read access time
  • 16 byte page mode (GL-S only)—applicable for Infineon GL-S flash memory only
  • 32 byte page mode (MT28EW)—applicable for MT28EW only
For more information about the read-access modes of the flash memory device, refer to the respective flash memory data sheet.
Latency count
  • 3
  • 4
  • 5
Intel Burst modeのレイテンシー・カウントを指定します。
レベル 2 の表題