Intel® Agilex™ コンフィグレーション・ユーザーガイド

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ID 683673
日付 12/14/2020
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ドキュメント目次
ドキュメント目次 x
1. Intel® Agilex™ コンフィグレーション・ユーザーガイド 2. Intel® Agilex™ コンフィグレーションの詳細 3. Intel® Agilex™ のコンフィグレーション・スキーム 4. Intel® FPGA IPデザインでリセットリリースを含む 5. リモート・システム・アップデート (RSU) 6. Intel® Agilex™ のコンフィグレーション機能 7. Intel® Agilex™ のデバッグガイド 8. Intel® Agilex™ コンフィグレーションのユーザーガイドのアーカイブ 9. Intel® Agilex™ コンフィグレーションのユーザーガイドのドキュメントの改訂履歴
1. Intel® Agilex™ コンフィグレーション・ユーザーガイド x
1.1. Intel® Agilex™ コンフィグレーションの概要 1.2. Intel® Agilex™ のコンフィグレーション・アーキテクチャー
1.1. Intel® Agilex™ コンフィグレーションの概要 x
1.1.1. コンフィグレーションと関連信号 1.1.2. Intel® Agilex™ デバイスのコンフィグレーションをサポートするインテル・ダウンロード・ケーブル
1.2. Intel® Agilex™ のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャ
1.2.1. セキュア・デバイス・マネージャ x
1.2.1.1. SDMファームウェアの更新　 1.2.1.2. Intel® Agilex™ SoCデバイスの起動順序の指定　
2. Intel® Agilex™ コンフィグレーションの詳細 x
2.1. Intel® Agilex™ コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. HPS 、 PCIe* 、およびHBM2の追加のクロック要件 2.4. Intel® Agilex™ のコンフィグレーション・ピン 2.5. コンフィグレーション・クロック
2.4. Intel® Agilex™ のコンフィグレーション・ピン x
2.4.1. SDMピン・マッピング 2.4.2. MSEL設定 2.4.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.4.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.4.3.1. オプションのコンフィギュレーション・ピンの指定 2.4.3.2. 兼用ピンの有効化 2.4.3.3. コンフィグレーション・ピンI/O標準、ドライブ強度、およびIBISモデル 2.4.3.4. 電源管理およびSmartVID用のSDM I/Oピン 2.4.3.5. パーシャル・リコンフィグレーション (PR) に向けたピンの指定
2.4.3.1. オプションのコンフィギュレーション・ピンの指定 x
2.4.3.1.1. nCONFIG 2.4.3.1.2. nSTATUS 2.4.3.1.3. CONF_DONEおよびINIT_DONE 2.4.3.1.4. SDM_IO Pins
2.5. コンフィグレーション・クロック x
2.5.1. コンフィグレーション・クロック・ソースの設定 2.5.2. OSC_CLK_1クロック入力
3. Intel® Agilex™ のコンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASコンフィグレーション 3.3. JTAGコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルの形式 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア x
3.1.7.1. 機能の説明 3.1.7.2. PFL II IPコアの使用 3.1.7.3. PFL IIパラメーター 3.1.7.4. PFL II信号
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofをCFIフラッシュに生成してプログラミングする 3.1.7.1.2. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.7.1.3. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.1.4. フラッシュ.pofへの複数ページの実装 3.1.7.1.5. オプション・ビットの格納 3.1.7.1.6. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.7. CFIフラッシュ・メモリー・デバイスへのページモードとオプションビットの実装
3.1.7.2. PFL II IPコアの使用 x
3.1.7.2.1. .sofを.pofファイルに変換する 3.1.7.2.2. 個別のPFL II関数の作成 3.1.7.2.3. CPLDとフラッシュ・メモリー・デバイスを連続してプログラミング 3.1.7.2.4. CPLDとフラッシュ・メモリー・デバイスを個別にプログラミング 3.1.7.2.5. 新しいCFIフラッシュ・メモリー・デバイスの定義
3.2. ASコンフィグレーション x
3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン 3.2.12. ASコンフィグレーションのピン・アサインメント
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. ASインターフェースを使用したシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用したシリアル・フ ラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Primeのプログラミング手順 x
3.2.10.1. プログラミング・ファイル・ジェネレーターを使用したプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュ・デバイスへの.pofファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの.jicファイルのプログラミング
3.3. JTAGコンフィグレーション x
3.3.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチデバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブル接続を使用したJTAGシングルデバイスのコンフィグレーション 3.3.2.2. マイクロプロセッサーを使用したJTAGシングルデバイスのコンフィグレーション
3.3.3. JTAGマルチデバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. Intel® FPGA IPデザインでリセットリリースを含む x
4.1. リセットリリースIP要件を理解する 4.2. SDM_IOピンへのINIT_DONEの割り当て 4.3. デザインでのリセットリリースIPのインスタンス化 4.4. PLLリセット信号のゲーティング 4.5. パーシャル・リコンフィグレーション（PR）を使用するガイダンス 4.6. デバイス・コンフィグレーションについての詳細説明
4.6. デバイス・コンフィグレーションについての詳細説明 x
4.6.1. デバイスの初期化 4.6.2. 電源投入時におけるレジスター初期化の回避 4.6.3. エンベデッド・メモリー・ブロックの初期条件 4.6.4. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップデート機能の説明 5.2. 非HPSのリモート・システム・アップデート機能を実行するためのガイドライン 5.3. コマンドと応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアからのリモート・システム・アップデート例
5.1. リモート・システム・アップデート機能の説明 x
5.1.1. RSU用語集 5.1.2. 　ASコンフィグレーションを使用したリモートシステムの更新 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション・シーケンス 5.1.5. 破損したイメージからのRSU回復 5.1.6. ファクトリー・アップデート・イメージでの更新
5.3. コマンドと応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュでのスタンダード（非RSU）イメージレイアウト 5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 5.4.1.3. RSUイメージレイアウト–御社の視点
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージ・サブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロック・レイアウト 5.4.2.4. アプリケーション・イメージのリストの変更 5.4.2.5.
5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期RSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クアッドSPI操作を実行するコマンドシーケンス
5.5.1. 初期RSUイメージの生成 x
5.5.1.1. .sofファイルを使用した初期RSUイメージの生成ファイルを使用した初期RSUイメージの生成
5.6. FPGAコアからのリモート・システム・アップデート例 x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーション・イメージまたはファクトリー・イメージでのデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Intel® Agilex™ のコンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol （CvP） 6.3. パーシャル・リコンフィグレーション
7. Intel® Agilex™ のデバッグガイド x
7.1. コンフィグレーション・デバッグ・チェックリスト 7.2. Intel® Agilex™ コンフィグレーション・アーキテクチャーの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル形式の相違点 7.5. SEUを理解する 7.6. 一意の64ビットCHIPIDの読み出し 7.7. E-Tileトランシーバーがコンフィグレーションに失敗する可能性 7.8. コンフィグレーション・ピンの動作の理解およびトラブルシューティング
1. Intel® Agilex™ コンフィグレーション・ユーザーガイド
2. Intel® Agilex™ コンフィグレーションの詳細
3. Intel® Agilex™ のコンフィグレーション・スキーム
4. Intel® FPGA IPデザインでリセットリリースを含む
5. リモート・システム・アップデート (RSU)
6. Intel® Agilex™ のコンフィグレーション機能
7. Intel® Agilex™ のデバッグガイド
8. Intel® Agilex™ コンフィグレーションのユーザーガイドのアーカイブ
9. Intel® Agilex™ コンフィグレーションのユーザーガイドのドキュメントの改訂履歴

3.1.7.3. PFL IIパラメーター

表 19.  PFL II一般的なパラメーター
オプション 値 説明
What operating mode will be used?
  • Flash Programming
  • FPGA Configuration
  • Flash Programming and FPGA Configuration
1つのIPコアでフラッシュ・プログラミングとFPGAコンフィギュレーション・コントロールの動作モードを指定するか、これらの機能を個々のブロックと機能に分割します。
What is the targeted flash?
  • CFI Parallel Flash
  • Quad SPI Flash
PFL IIIPコアに接続されているフラッシュ・メモリー・デバイスを指定します。
Set flash bus pins to tri-state when not in use
  • On
  • Off
PFL II IPコアがフラッシュメモリーへのアクセスを必要としない場合、PFL IIIPコアがフラッシュ・メモリー・デバイスとインターフェイスするすべてのピンをトライステートにすることを許可します。
表 20.  PFL IIフラッシュ・インターフェース設定パラメーター
オプション 値 説明
How many flash devices will be used?
  • RCLK[1..-16]
PFL IIIPコアに接続されているフラッシュ・メモリー・デバイスの数を指定します。
What's the largest flash device that will be used?
  • 8 Mbit–4 Gbit

FPGAコンフィギュレーションにプログラムまたは使用するフラッシュ・メモリー・デバイスの密度を指定します。PFL II IPコアに複数のフラッシュ・メモリー・デバイスが接続されている場合、最大のフラッシュ・メモリー・デバイス密度を指定します。

デュアルCFIフラッシュの場合、2つのフラッシュメモリの濃度の合計に相当する濃度を選択します。 たとえば、512 MbのCFIフラッシュを2つ使用する場合、CFI 1 Gbitを選択する必要があります。

What is the flash interface data width
  • 8
  • 16
  • 32

フラッシュデータ幅をビット単位で指定します。 フラッシュデータの幅は、使用するフラッシュ・メモリー・デバイスによって異なります。 複数のフラッシュ・メモリー・デバイスをサポートするには、接続されているすべてのフラッシュ・メモリー・デバイスのデータ幅が同じである必要があります。

2つのフラッシュメモリのデータ幅の合計に相当するフラッシュデータ幅を選択します。 たとえば、デュアルソリューションを対象としている場合、各CFIフラッシュデータ幅は16ビットであるため、32 bitsを選択する必要があります。

Allow user to control FLASH_NRESET pin
  • On
  • Off

PFL II IPコアにFLASH_NRESETピンを作成して、フラッシュメモリデバイスのリセットピンに接続します。 ロー信号はフラッシュ・メモリー・デバイスをリセットします。 バーストモードでは、このピンはデフォルトで使用可能です。

サイプレスGLフラッシュメモリーを使用する場合は、このピンをフラッシュメモリーのRESETピンに接続してください。
表 21.  PFL IIフラッシュ・プログラミング・パラメーター
オプション 値 説明
Flash programming IP optimization target
  • Area
  • Speed
フラッシュ・プログラミングIP最適化を指定します。PFL II IPコアをSpeedに最適化すると、フラッシュ・プログラミング時間は短くなりますが、IPコアはより多くのLEを使用します。AreaにPFLII IPコアを最適化すると、IPコアが使用するLEは少なくなりますが、フラッシュ・プログラミング時間は長くなります。
Flash programming IP FIFO size
  • 16
  • 32
フラッシュ・プログラミングIP最適化にSpeedを選択した場合のFIFOサイズを指定します。 PFL II IPコアは、追加のLEを使用して、フラッシュ・プログラミング中にデータをプログラミングするための一時ストレージとしてFIFOを実装します。 FIFOサイズが大きいほど、プログラミング時間は短くなります。
Add Block-CRC verification acceleration support
  • On
  • Off
検証を高速化するためのブロックを追加します。
表 22.  PFL II FPGAコンフィグレーション・パラメーター
オプション 値 説明
What is the external clock frequency? 外部クロックの周波数を入力します。 FPGAをコンフィグレーションするためのIPコアのユーザー指定のクロック周波数を指定します。 クロック周波数は、FPGAがコンフィギュレーションに使用できる最大クロック（AAVST_CLK）周波数の2倍を超えてはなりません。PFL II IPコアは、入力クロックの最大周波数を2で割ることができます。
What is the flash access time? フラッシュ・データシートからアクセス時間を提供します。

フラッシュアクセス時間を指定します。 この情報は、フラッシュ・データシートから入手できます。インテルは、 必要な時間以上のフラッシュアクセス時間を指定することを推奨します。

CFIパラレルフラッシュの場合、単位はμsです。 NANDフラッシュの場合、単位はμsです。 NANDフラッシュはバイトの代わりにページを使用し、より長いアクセス時間を必要とします。 このオプションは、クアッドSPIフラッシュでは無効になっています。

What is the byte address of the option bits, in hex? オプションビットのバイトアドレスを指定します。

フラッシュメモリーのオプションビット開始アドレスを指定します。 開始アドレスは8KB境界に存在する必要があります。 このアドレスは、.sofを.pofに変換するときに指定したビットセクターアドレスと同じである必要があります。

詳細については、Storing Option Bitsを参照してください。

Which FPGA configuration scheme will be used?
  • Avalon® -ST x8
  • Avalon® -ST x16
  • Avalon® -ST x32
Avalon® -STインターフェースの幅を指定します。
What should occur on configuration failure?
  • Halt
  • Retry same page
  • Retry from fixed address
コンフィグレーション失敗後のコンフィグレーション動作。
  • If you select Halt, the FPGA configuration stops completely after failure.Haltを選択すると、FPGAコンフィグレーションは障害後に完全に停止します。
  • Retry same pageを選択すると、障害が発生した後、PFL II IPコアは障害が発生したページのデータを使用してFPGAをリコンフィグレーションします。
  • Retry from fixed addressを選択すると、PFL II IPコアはFPGAを固定アドレスにリコンフィグレーションします。
What is the byte address to retry from failure — Retry from fixed addressオプションを選択した場合、このオプションは、読み取り元のPFL II IPコアのフラッシュアドレスを指定します。
Include input to force reconfiguration
  • On
  • Off
FPGAのリコンフィグレーションを可能にするオプションのpfl_nreconfigureリコンフィグレーション入力ピンが含まれています。
Enable watchdog timer on Remote System Update support
  • On
  • Off
リモート・システム・アップデート・サポートのウォッチドッグ・タイマーを有効にします。このオプションをオンにすると、pfl_reset_watchdog入力ピンとpfl_reset_watchdog出力ピンが有効になります。 このオプションは、ウォッチドッグ・タイマーがタイムアウトするまでの期間も指定します。 ウォッチドッグ・タイマーはpfl_clk frequencyで実行されます。
Time period before the watchdog timer times out — ウォッチドッグ・タイマーのタイムアウト期間を指定します。 デフォルトのタイムアウト期間は100ミリ秒です。
Use advance read mode?
  • Normal mode
  • Intel Burst mode
  • 16 byte page mode (GL only)
  • 32 byte page mode (MT28EW)
  • Micron Burst Mode (M58BW)
このオプションにより、FPGAコンフィギュレーション中の読み取りプロセスの全体的なフラッシュアクセス時間が改善されます。
  • Normal mode—すべてのフラッシュメモリーに適用可能。
  • Intel Burst mode—バーストをサポートするデバイスに適用可能。 シーケンシャル読み取りアクセス時間を短縮する。
  • 16 byte page mode (GL only)—Cypress Gフラッシュメモリーにのみ適用可能。
  • 32 byte page mode (MT28EW)—MT28EWにのみ適用可能。
  • Micron Burst Mode (M58BW)—MicronM58BWフラッシュメモリーにのみ適用可能。
フラッシュ・メモリー・デバイスのリード・アクセス・モードの詳細については、それぞれのフラッシュ・メモリー・データシートを参照してください。
Latency count
  • 3
  • 4
  • 5
Intel Burst modeのレイテンシーカウントを指定します。
レベル 2 の表題