Intel® Agilex™ コンフィグレーション・ユーザーガイド

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ID 683673
日付 12/14/2020
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ドキュメント目次
ドキュメント目次 x
1. Intel® Agilex™ コンフィグレーション・ユーザーガイド 2. Intel® Agilex™ コンフィグレーションの詳細 3. Intel® Agilex™ のコンフィグレーション・スキーム 4. Intel® FPGA IPデザインでリセットリリースを含む 5. リモート・システム・アップデート (RSU) 6. Intel® Agilex™ のコンフィグレーション機能 7. Intel® Agilex™ のデバッグガイド 8. Intel® Agilex™ コンフィグレーションのユーザーガイドのアーカイブ 9. Intel® Agilex™ コンフィグレーションのユーザーガイドのドキュメントの改訂履歴
1. Intel® Agilex™ コンフィグレーション・ユーザーガイド x
1.1. Intel® Agilex™ コンフィグレーションの概要 1.2. Intel® Agilex™ のコンフィグレーション・アーキテクチャー
1.1. Intel® Agilex™ コンフィグレーションの概要 x
1.1.1. コンフィグレーションと関連信号 1.1.2. Intel® Agilex™ デバイスのコンフィグレーションをサポートするインテル・ダウンロード・ケーブル
1.2. Intel® Agilex™ のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャ
1.2.1. セキュア・デバイス・マネージャ x
1.2.1.1. SDMファームウェアの更新　 1.2.1.2. Intel® Agilex™ SoCデバイスの起動順序の指定　
2. Intel® Agilex™ コンフィグレーションの詳細 x
2.1. Intel® Agilex™ コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. HPS 、 PCIe* 、およびHBM2の追加のクロック要件 2.4. Intel® Agilex™ のコンフィグレーション・ピン 2.5. コンフィグレーション・クロック
2.4. Intel® Agilex™ のコンフィグレーション・ピン x
2.4.1. SDMピン・マッピング 2.4.2. MSEL設定 2.4.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.4.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.4.3.1. オプションのコンフィギュレーション・ピンの指定 2.4.3.2. 兼用ピンの有効化 2.4.3.3. コンフィグレーション・ピンI/O標準、ドライブ強度、およびIBISモデル 2.4.3.4. 電源管理およびSmartVID用のSDM I/Oピン 2.4.3.5. パーシャル・リコンフィグレーション (PR) に向けたピンの指定
2.4.3.1. オプションのコンフィギュレーション・ピンの指定 x
2.4.3.1.1. nCONFIG 2.4.3.1.2. nSTATUS 2.4.3.1.3. CONF_DONEおよびINIT_DONE 2.4.3.1.4. SDM_IO Pins
2.5. コンフィグレーション・クロック x
2.5.1. コンフィグレーション・クロック・ソースの設定 2.5.2. OSC_CLK_1クロック入力
3. Intel® Agilex™ のコンフィグレーション・スキーム x
3.1. Avalon-STコンフィグレーション 3.2. ASコンフィグレーション 3.3. JTAGコンフィグレーション
3.1. Avalon-STコンフィグレーション x
3.1.1. Avalon® -STコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.1.2. Avalon-STデバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイルの形式 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -STコンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア
3.1.7. Avalon® -STコンフィグレーション・スキームで使用するIP: インテルFPGAパラレル・フラッシュ・ローダー II IPコア x
3.1.7.1. 機能の説明 3.1.7.2. PFL II IPコアの使用 3.1.7.3. PFL IIパラメーター 3.1.7.4. PFL II信号
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofをCFIフラッシュに生成してプログラミングする 3.1.7.1.2. PFL II IPコアを使用したAvalon-STコンフィグレーションの制御 3.1.7.1.3. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.1.4. フラッシュ.pofへの複数ページの実装 3.1.7.1.5. オプション・ビットの格納 3.1.7.1.6. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.7. CFIフラッシュ・メモリー・デバイスへのページモードとオプションビットの実装
3.1.7.2. PFL II IPコアの使用 x
3.1.7.2.1. .sofを.pofファイルに変換する 3.1.7.2.2. 個別のPFL II関数の作成 3.1.7.2.3. CPLDとフラッシュ・メモリー・デバイスを連続してプログラミング 3.1.7.2.4. CPLDとフラッシュ・メモリー・デバイスを個別にプログラミング 3.1.7.2.5. 新しいCFIフラッシュ・メモリー・デバイスの定義
3.2. ASコンフィグレーション x
ASx4コンフィグレーション・スキームのMSELピン機能 3.2.1. ASコンフィグレーション・スキームのハードウェア・コンポーネントとファイルの種類 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用するAS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. 最大許容外部AS_DATAピンスキュー遅延ガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブ・シリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Primeのプログラミング手順 3.2.11. ASコンフィグレーション・スキームのデバッグガイドライン 3.2.12. ASコンフィグレーションのピン・アサインメント
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. ASインターフェースを使用したシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAGインターフェイスを使用したシリアル・フ ラッシュ・デバイスのプログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッドSPIフラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Primeのプログラミング手順 x
3.2.10.1. プログラミング・ファイル・ジェネレーターを使用したプログラミング・ファイルの生成 3.2.10.2. シリアル・フラッシュ・デバイスへの.pofファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの.jicファイルのプログラミング
3.3. JTAGコンフィグレーション x
3.3.1. JTAGコンフィグレーション・スキームのハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGデバイスのコンフィグレーション 3.3.3. JTAGマルチデバイス・コンフィグレーション 3.3.4. JTAGコンフィグレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGデバイスのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブル接続を使用したJTAGシングルデバイスのコンフィグレーション 3.3.2.2. マイクロプロセッサーを使用したJTAGシングルデバイスのコンフィグレーション
3.3.3. JTAGマルチデバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したJTAGマルチデバイスのコンフィグレーション
4. Intel® FPGA IPデザインでリセットリリースを含む x
4.1. リセットリリースIP要件を理解する 4.2. SDM_IOピンへのINIT_DONEの割り当て 4.3. デザインでのリセットリリースIPのインスタンス化 4.4. PLLリセット信号のゲーティング 4.5. パーシャル・リコンフィグレーション（PR）を使用するガイダンス 4.6. デバイス・コンフィグレーションについての詳細説明
4.6. デバイス・コンフィグレーションについての詳細説明 x
4.6.1. デバイスの初期化 4.6.2. 電源投入時におけるレジスター初期化の回避 4.6.3. エンベデッド・メモリー・ブロックの初期条件 4.6.4. ステートマシン・ロジックの保護
5. リモート・システム・アップデート (RSU) x
5.1. リモート・システム・アップデート機能の説明 5.2. 非HPSのリモート・システム・アップデート機能を実行するためのガイドライン 5.3. コマンドと応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアからのリモート・システム・アップデート例
5.1. リモート・システム・アップデート機能の説明 x
5.1.1. RSU用語集 5.1.2. 　ASコンフィグレーションを使用したリモートシステムの更新 5.1.3. リモート・システム・アップデートのコンフィグレーション・イメージ 5.1.4. リモート・システム・アップデートのコンフィグレーション・シーケンス 5.1.5. 破損したイメージからのRSU回復 5.1.6. ファクトリー・アップデート・イメージでの更新
5.3. コマンドと応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクアッドSPIフラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュでのスタンダード（非RSU）イメージレイアウト 5.4.1.2. フラッシュのRSUイメージレイアウト–SDMの観点 5.4.1.3. RSUイメージレイアウト–御社の視点
5.4.2. 詳細なクアッドSPIフラッシュレイアウト x
5.4.2.1. RSUイメージ・サブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィグレーション・ポインター・ブロック・レイアウト 5.4.2.4. アプリケーション・イメージのリストの変更 5.4.2.5.
5.5. Programming File Generatorを使用するリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. 初期RSUイメージの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージの生成 5.5.4. クアッドSPI操作を実行するコマンドシーケンス
5.5.1. 初期RSUイメージの生成 x
5.5.1.1. .sofファイルを使用した初期RSUイメージの生成ファイルを使用した初期RSUイメージの生成
5.6. FPGAコアからのリモート・システム・アップデート例 x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと1つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーション・イメージまたはファクトリー・イメージでのデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Intel® Agilex™ のコンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol （CvP） 6.3. パーシャル・リコンフィグレーション
7. Intel® Agilex™ のデバッグガイド x
7.1. コンフィグレーション・デバッグ・チェックリスト 7.2. Intel® Agilex™ コンフィグレーション・アーキテクチャーの概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル形式の相違点 7.5. SEUを理解する 7.6. 一意の64ビットCHIPIDの読み出し 7.7. E-Tileトランシーバーがコンフィグレーションに失敗する可能性 7.8. コンフィグレーション・ピンの動作の理解およびトラブルシューティング
1. Intel® Agilex™ コンフィグレーション・ユーザーガイド
2. Intel® Agilex™ コンフィグレーションの詳細
3. Intel® Agilex™ のコンフィグレーション・スキーム
4. Intel® FPGA IPデザインでリセットリリースを含む
5. リモート・システム・アップデート (RSU)
6. Intel® Agilex™ のコンフィグレーション機能
7. Intel® Agilex™ のデバッグガイド
8. Intel® Agilex™ コンフィグレーションのユーザーガイドのアーカイブ
9. Intel® Agilex™ コンフィグレーションのユーザーガイドのドキュメントの改訂履歴

3.2. ASコンフィグレーション

ASコンフィグレーション・スキームでは、 Intel® Agilex™ デバイスのSDMブロックが構成プロセスとインターフェイスを制御します。シリアル・フラッシュ・コンフィグレーション・デバイスは、コンフィグレーション・データを格納します。AS構成中、SDMは最初にブートROMで電源をオンにします。 次に、SDMはASx4フラッシュから初期設定ファームウェアをロードします。 コンフィグレーション・ファームウェアがロードされた後、このファームウェアは、I/OコンフィグレーションやFPGAコア・コンフィグレーションを含む残りの構成プロセスを制御します。HPSを含むデザインでは、初期構成後にHPSを使用してシリアル・フラッシュ・メモリーにアクセスできます。

注: シリアル・フラッシュ・コンフィギュレーション・デバイスは、 Intel® Agilex™ デバイスのVCCIO_SDMを同時に、またはランプアップする前に、完全にパワーアップする必要があります。 電源シーケンスの詳細については、 電源管理ユーザーガイド.を参照してください。
重要: シリアルフラッシュまたはクアッドSPIフラッシュ・リセット・ピンをAS_nRSTピンに接続する必要があります。SDMはQSPIリセットを完全に制御する必要があります。クワッドSPIリセットピンを外部ホストに接続しないでください。

ASコンフィグレーション・スキームは、AS x4（4ビットデータ幅）モードのみをサポートします。

表 24.   Intel® Agilex™ Configuration Data Width, Clock Rates, and Data Ratesコンフィグレーション・データ幅、クロックレート、およびデータレート
モード データ幅（ビット） 最大クロックレート 最大データレート MSEL[2:0]
Active（アクティブ） アクティブ・シリアル（AS）

4

 166 MHz 664 Mbps

Fast mode - 001

Normal mode - 011
表 25.  ASコンフィグレーション・スキームに必要なコンフィグレーション信号
コンフィグレーション機能 ピンタイプ 方向 搭載：
nSTATUS SDM I/O 出力 VCCIO_SDM
nCONFIG SDM I/O 入力 VCCIO_SDM
MSEL[2:0] SDM I/O 入力 VCCIO_SDM
CONF_DONE SDM I/O 出力 VCCIO_SDM
AS_nCSO[3:0] SDM I/O 出力 VCCIO_SDM
AS_DATA[3:0] SDM I/O 双方向 VCCIO_SDM
AS_CLK SDM I/O 出力 VCCIO_SDM
AS_nRST 10 SDM I/O 出力 VCCIO_SDM
注: CONF_DONEおよびINIT_DONEコンフィグレーション信号は必須ではありませんが、これらの信号を使用することを推奨します。SDMは、フルビットストリームを正常に受信した後、CONF_DONE信号をHighに駆動します。SDMはINIT_DONE信号をHighに駆動して、デバイスが完全にユーザーモードになっていることを示します。これらの信号は、コンフィグレーションをデバッグするときに重要です。

ASx4コンフィグレーション・スキームのMSELピン機能

SDMは、SDM開始状態で電源を入れた直後にMSELピンをサンプリングします。 SDMがMSELピンをサンプリングした後、MSELピンはアクティブ・ロー・チップ選択になります。 1つのフラッシュデバイスを使用するASx4デザインの場合、SDMがQSPIフラッシュとの通信を開始すると、AS_nCSOOはLow をアサートします。 残りのチップセレクトピン AS_nCSO1 - AS_nCSO3はHighをディアサートします。

関連情報
10 現在使用されていない場合でも、将来の互換性を確保するためにピンを接続してください。
レベル 2 の表題