インテル® Stratix® 10 LタイルおよびHタイル・トランシーバーPHYユーザーガイド

ID 683621
日付 3/03/2020
Public
ドキュメント目次

1. 概要

更新対象:
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

インテル® Stratix® 10デバイスは、統合された高速アナログ信号調整、チップ間、チップ-モジュール間、およびバックプレーン・アプリケーション用のクロック・データ・リカバリー回路を備えた、最大144のトランシーバーを提供します。

インテルStratix 10デバイスは、PCI Express*およびEthernetアプリケーション用にハード化されたIPに加え、GX、GXT、またはGXEチャネルの組み合わせを含んでいます。

インテルStratix 10デバイスは、さまざまなプロトコル実装をサポートするために、いくつかのトランシーバー・タイル・バリアントを導入しています。これらのトランシーバー・タイル・バリアントは、Lタイル、Hタイル、およびEタイルです。このユーザーガイドでは、Lタイル・トランシーバーおよびHタイル・トランシーバーの両方について説明します。Eタイルのみを含むインテルStratix 10デバイスについては、インテルStratix 10 E-タイル・トランシーバーPHYユーザーガイドを参照してください。

表 1.  トランシーバー・タイル・バリアントのトランシーバー機能の比較
機能 Lタイル (GX、SX) Hタイル (GX、SX、TX、MX) Eタイル (TX、MX)
最大トランシーバー・データレート (チップ間)

GX 1 - 17.4 Gbps

GXT 1 - 26.6 Gbps

GX - 17.4 Gbps

GXT - 28.3 Gbps

GXE 2 - 57.8 Gbps Pulse Amplitude Modulation 4 (PAM4) /28.9 Gbps非ゼロ復帰 (NRZ)
最大トランシーバー・データレート (バックプレーン)

GX - 12.5 Gbps

GXT - 12.5 Gbps

トランシーバー・チャネルの数 (タイルごと)

GX - タイルあたり16

GXT - タイルあたり8

合計 - タイルあたり24 (4バンク、1バンクあたり6チャネル)

GX - タイルあたり8

GXT - タイルあたり16

合計 - タイルあたり24 (4バンク、1バンクあたり6チャネル)

GXE - タイルごとに24の個別チャネル
ハードIP (タイルごと) PCIe* - Gen3 x16

PCIe* - Gen3 x16、SR-IOV (4 PF、2K VF)

イーサネット - 50/100GbE MAC

イーサネット - 100GbE MACおよびRS (528、514) - FEC、タイルごとに4つ

イーサネット - KP-FEC、タイルあたり4

イーサネット - 10/25GbE MACおよびRS (528、514) - FEC、タイルあたり24

すべてのインテルStratix 10デバイスにおいて、さまざまなトランシーバー・タイルはインテルのEMIB (Embedded Multi-Die Interconnect Bridge) テクノロジーを使用して、FPGAファブリックに接続します。

1 GXおよびGXTチャネルの詳細については、Lタイル/Hタイルのビルディング・ブロックの項を参照してください。
2 GXEチャネルの詳細については、インテルStratix 10 E-タイル・トランシーバーPHYユーザーガイドを参照してください。