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A.1. タイミング・アナライザーでの制約の指定
デザインがタイミングやその他の要件を満たしていることを保証するには、デザインを制約する必要があります。 このセクションでは、TimeQuestタイミング・アナライザーを使用してSDIのデザインを適切に制約する際に必要な手順を説明します。
- SettingsダイアログボックスのTiming Analysis Settingsページで、TimeQuestがデフォルトのタイミング・アナライザーとして指定されていることを確認します。
- デザインのタイミング制約を指定する前に、初期のデザイン・データベースをコンパイルして作成します。Processingメニューで、Start Compilationをクリックします。
コンパイルが完了したことを示すメッセージが表示されます。
- Toolsメニューで、TimeQuest Timing Analyzerをクリックします。
- タイミング・ネットリストを作成し、TasksペインのCreate Timing Netlistをダブルクリックします。
タイミング・ネットリストがReportペインに表示されます。
- タイミング制約と例外を指定します。タイミングの要件を入力するには、制約入力ダイアログボックスを使用する、もしくは以前に作成した.sdcファイルを編集します。
- .sdcファイルに制約を保存するには、ConstraintsメニューでWrite SDC Fileをクリックします。
図 37. デザインの制約についてのフロー次の図は、デザインの制約に関するフローを示しています。
| スタンダード | クロック | 単位 |
|---|---|---|
| SDI-SD | transceiver_data_rate | 270Mbps |
| tx_pclk | 27MHz | |
| tx_serial_refclk | 67.5MHz | |
| rx_sd_oversample_clk_in | 67.5MHz | |
| HD-SDI、HD-SDIデュアルリンク | transceiver_data_rate | 1,485Mbps |
| tx_pclk | 74.25MHz | |
| tx_serial_refclk | 74.25MHz | |
| rx_serial_refclk | 74.25MHz | |
| 3G-SDI | transceiver_data_rate | 2,970Mbps |
| tx_pclk | 148.5MHz | |
| tx_serial_refclk | 148.5MHz | |
| rx_serial_refclk | 148.5MHz | |
| DR、TR | transceiver_data_rate | 2,970Mbps |
| tx_pclk | 148.5MHz | |
| tx_serial_refclk | 148.5MHz | |
| rx_serial_refclk | 148.5MHz | |
| ソフト・トランシーバーSDI | rx_sd_refclk_135 | 135MHz |
| rx_sd_refclk_337 | 337MHz | |
| rx_sd_refclk_337_90° | 337MHz | |
| tx_sd_refclk_270 | 270MHz | |
| tx_pclk | 27MHz |
| スタンダード | マルチサイクル・パスを設定 | set_clock_group | set_false_path (1) | セットアップとホールドの関係を定義 |
|---|---|---|---|---|
| SD-SDI | u_format*からu_format | tx_pclk、transmit_pcs0|clkout(gxb_tx_coreclk) | switchline、get_clocks receive_pcs0|clkout (gxb_rxclk) | — |
| HD-SDI、HD-SDIデュアルリンク、3G-SDI、DR、TR | — | rx_serial_refclk、receive_pcs0|clkout (gxb_rxclk) | switchline、get_clocks receive_pcs0|clkout (gxb_rxclk) | — |
| tx_pclk、transmit_pcs0|clkout(gxb_tx_coreclk) | — | |||
| ソフト・トランシーバーSDI | — | — | switchline、get_clocks receive_pcs0|clkout (gxb_rxclk) | セットアップ - 337.5MHz、0度のクロックから135MHzのクロックまでの1.5クロック (4.43ns) |
| ホールド - 337.5MHzのクロックから135MHzのクロックまでの0クロック |
| スタンダード | タイミングスキューの最小化 |
|---|---|
| SD-SDI、HD-SDI、HD-SDIデュアルリンク、3G-SDI、DR、TR | — |
| ソフト・トランシーバーSDI | I/Oからsample_a|b|c|d[0] のパスを最短にする |