インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル

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ID 683567
日付 11/12/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴 2. ハード・プロセッサー・システムの概要 3. Cortex-A53 MPCore Processor 4. Cache Coherency Unit 5. System Memory Management Unit 6. システム・インターコネクト 7. ブリッジ 8. DMAコントローラー 9. オンチップRAM 10. ECC (エラー検出訂正) コントローラー 11. Clock Manager 12. システム・マネージャー 13. Reset Manager 14. ハード・プロセッサー・システムのI/Oピンの多重化 15. NANDフラッシュ・コントローラー 16. SD/MMCコントローラー 17. イーサネット・メディア・アクセス・コントローラー 18. USB 2.0 OTG Controller 19. SPIコントローラー 20. I2Cコントローラー 21. UARTコントローラー 22. 汎用I/Oインターフェイス 23. タイマー 24. ウォッチドッグ・タイマー 25. CoreSightのデバッグとトレース A. ブートとコンフィグレーション B. Accessing the Secure Device Manager Quad SPI Flash Controller through HPS
2. ハード・プロセッサー・システムの概要 x
2.1. HPSの機能 2.2. HPSのブロック図とシステムの統合 2.3. エンディアンのサポート 2.4. ハード・プロセッサー・システムのアドレスマップの概要
2.2. HPSのブロック図とシステムの統合 x
2.2.1. HPSのブロック図 2.2.2. Cortex-A53 MPCoreプロセッサー 2.2.3. キャッシュ・コヒーレンシー・ユニット 2.2.4. システムメモリー管理ユニット 2.2.5. HPSのインターフェイス 2.2.6. システム・インターコネクト 2.2.7. オンチップRAM 2.2.8. フラッシュ・メモリー・コントローラー 2.2.9. システムのモジュール 2.2.10. インターフェイス・ペリフェラル 2.2.11. CoreSight* のデバッグとトレース 2.2.12. ハード・プロセッサー・システムのI/Oピンの多重化
2.2.5. HPSのインターフェイス x
2.2.5.1. メモリーマップド・インターフェイス 2.2.5.2. 他のHPSインターフェイス
2.2.6. システム・インターコネクト x
2.2.6.1. MPFEサブシステム
2.2.8. フラッシュ・メモリー・コントローラー x
2.2.8.1. NANDフラッシュ・コントローラー 2.2.8.2. SD/MMCコントローラー
2.2.9. システムのモジュール x
2.2.9.1. クロック・マネージャー 2.2.9.2. リセット・マネージャー 2.2.9.3. システム・マネージャー 2.2.9.4. タイマー 2.2.9.5. ウォッチドッグ・タイマー 2.2.9.6. DMAコントローラー 2.2.9.7. ECC (エラー検出訂正) コントローラー
2.2.10. インターフェイス・ペリフェラル x
2.2.10.1. EMAC 2.2.10.2. USBコントローラー 2.2.10.3. I2Cコントローラー 2.2.10.4. UART 2.2.10.5. SPIマスター・コントローラー 2.2.10.6. SPIスレーブ・コントローラー 2.2.10.7. GPIOインターフェイス
3. Cortex-A53 MPCore Processor x
3.1. Cortex-A53 MPCoreの機能 3.2. Cortex-A53 MPCoreの利点 3.3. Cortex-A53 MPCoreのブロック図 3.4. Cortex-A53 MPCoreのシステムへの統合 3.5. Cortex-A53 MPCoreの機能に関する説明 3.6. Cortex® -A53 MPCore™ のプログラミング・ガイド 3.7. Cortex® -A53 MPCore™ のアドレスマップ
3.5. Cortex-A53 MPCoreの機能に関する説明 x
3.5.1. 例外レベル 3.5.2. 仮想化 3.5.3. メモリー管理ユニット 3.5.4. レベル1キャッシュ 3.5.5. レベル2メモリーシステム 3.5.6. スヌープ制御ユニット 3.5.7. 暗号化による拡張 3.5.8. NEONマルチメディア・プロセッシング・エンジン 3.5.9. 浮動小数点演算装置 3.5.10. ACEバス・インターフェイス 3.5.11. アボート処理 3.5.12. キャッシュ保護 3.5.13. 汎用割り込みコントローラー 3.5.14. 汎用タイマー 3.5.15. デバッグモジュール 3.5.16. キャッシュ・コヒーレンシー・ユニット 3.5.17. クロックソース
3.5.1. 例外レベル x
3.5.1.1. セキュリティー状態 3.5.1.2. セキュリティー・モデル
3.5.2. 仮想化 x
3.5.2.1. 仮想割り込み
3.5.3. メモリー管理ユニット x
3.5.3.1. トランスレーション・ルックアサイド・バッファー 3.5.3.2. 変換の一致プロセス
3.5.4. レベル1キャッシュ x
3.5.4.1. 命令キャッシュ 3.5.4.2. データキャッシュ 3.5.4.3. 命令キャッシュとデータキャッシュの初期化
3.5.4.2. データキャッシュ x
3.5.4.2.1. ACEトランザクション 3.5.4.2.2. データのプリフェッチ
3.5.6. スヌープ制御ユニット x
3.5.6.1. 実装の詳細
3.5.8. NEONマルチメディア・プロセッシング・エンジン x
3.5.8.1. Single Instruction, Multiple Data (SIMD) 処理 3.5.8.2. NEON MPEの機能
3.5.12. キャッシュ保護 x
3.5.12.1. エラー報告
3.5.13. 汎用割り込みコントローラー x
3.5.13.1. GICのクロック 3.5.13.2. GICのリセット 3.5.13.3. SoC HPSのGIC割り込みマップ
3.5.14. 汎用タイマー x
3.5.14.1. システムカウンター
3.5.15. デバッグモジュール x
3.5.15.1. ARMv8のデバッグ 3.5.15.2. インタラクティブ・デバッグの機能 3.5.15.3. パフォーマンス監視ユニット 3.5.15.4. Embedded Trace Macrocell 3.5.15.5. プログラムトレース 3.5.15.6. イベントトレース 3.5.15.7. クロス・トリガー・インターフェイス
3.5.15.4. Embedded Trace Macrocell x
3.5.15.4.1. エンべデッド・トレース・マクロセルのリセット
3.6. Cortex® -A53 MPCore™ のプログラミング・ガイド x
3.6.1. Cortex® -A53 MPCore™ のクロックのイネーブル 3.6.2. Cortex® -A53 MPCore™ のリセット解除 3.6.3. キャッシュのイネーブルとディスエーブル 3.6.4. 低電力モードの開始
4. Cache Coherency Unit x
4.1. サポートされる機能 4.2. 機能の説明 4.3. キャッシュ・コヒーレンシー・ユニットにおけるトランザクション 4.4. キャッシュ・コヒーレンシー・ユニットのアドレスマップとレジスターの定義
4.2. 機能の説明 x
4.2.1. 接続 4.2.2. システムへの統合 4.2.3. リセットと初期化 4.2.4. 検出ルーチン 4.2.5. 動作状態 4.2.6. メンテナンス操作 4.2.7. エラーの処理 4.2.8. OCRAMのファイアウォール
4.3. キャッシュ・コヒーレンシー・ユニットにおけるトランザクション x
4.3.1. コマンドのマッピング
5. System Memory Management Unit x
5.1. システムメモリー管理ユニットの機能 5.2. システムMMUのブロック図 5.3. システムへの統合 5.4. システムメモリー管理ユニットの機能の説明 5.5. システムメモリー管理ユニットのコンフィグレーション 5.6. システムメモリー管理ユニットのアドレスマップとレジスターの定義
5.2. システムMMUのブロック図 x
5.2.1. システムメモリー管理ユニットのインターフェイス
5.4. システムメモリー管理ユニットの機能の説明 x
5.4.1. 変換ステージ 5.4.2. 例外レベル 5.4.3. 変換方式 5.4.4. 変換バッファーユニット 5.4.5. 変換制御ユニット 5.4.6. セキュリティー状態の特定 5.4.7. ストリームID 5.4.8. QoS (Quality of Service) の調停 5.4.9. システムメモリー管理ユニットの割り込み 5.4.10. システムメモリー管理ユニットのリセット 5.4.11. システムメモリー管理ユニットのクロック
5.4.2. 例外レベル x
5.4.2.1. セキュリティー状態
5.4.4. 変換バッファーユニット x
5.4.4.1. マイクロ・トランスレーション・ルックアサイド・バッファー
5.4.5. 変換制御ユニット x
5.4.5.1. マクロ・トランスレーション・ルックアサイド・バッファー
6. システム・インターコネクト x
6.1. 機能の説明 6.2. システム・インターコネクトのクロック 6.3. システム・インターコネクトのリセット 6.4. システム・インターコネクトのアドレススペース 6.5. システム・インターコネクトのアドレスマップとレジスターの定義
6.1. 機能の説明 x
6.1.1. マスターとスレーブの接続マトリクス 6.1.2. セキュア・トランザクションの保護 6.1.3. レートアダプター 6.1.4. 調停とQoS (Quality of Service) 6.1.5. 観測ネットワーク
6.1.1. マスターとスレーブの接続マトリクス x
6.1.1.1. 接続
6.1.2. セキュア・トランザクションの保護 x
6.1.2.1. システム・インターコネクトのファイアウォール 6.1.2.2. トランザクションの特権
6.1.2.1. システム・インターコネクトのファイアウォール x
6.1.2.1.1. ファイアウォールの説明 6.1.2.1.2. マスターのセキュリティー 6.1.2.1.3. スレーブのセキュリティー
6.1.5. 観測ネットワーク x
6.1.5.1. インターコネクトのプローブ 6.1.5.2. パケットのトレース、プロファイル、統計、アラーム、エラーログ
6.4. システム・インターコネクトのアドレススペース x
6.4.1. L3アドレススペース 6.4.2. MPUアドレススペース 6.4.3. HPS-to-FPGAブリッジのアドレススペース 6.4.4. Peripheral Region Address Map
7. ブリッジ x
7.1. ブリッジの機能 7.2. HPSのブリッジのブロック図 7.3. FPGA-to-HPSブリッジ 7.4. HPS-to-FPGAブリッジ 7.5. Lightweight HPS-to-FPGAブリッジ 7.6. クロックとリセット 7.7. データ幅のサイズ調整 7.8. HPSのブリッジのアドレスマップとレジスターの定義
7.3. FPGA-to-HPSブリッジ x
7.3.1. FPGA-to-HPS MPFEスイッチ 7.3.2. FPGA-to-HPSファブリック・バイパス・マルチプレクサー 7.3.3. FPGA-to-HPSブリッジの信号 7.3.4. F2Hの制約 7.3.5. FPGA-to-HPS トランザクション例 7.3.6. FPGA-to-HPS トランザクション例 7.3.7. FPGA-to-HPS CCUからメモリーまたはペリフェラル
7.3.5. FPGA-to-HPS トランザクション例 x
7.3.5.1. FPGA-to-SDRAM ダイレクト (キャッシュ割り当てなし) 7.3.5.2. FPGA-to-HPS CCUからメモリーまたはペリフェラル
7.3.5.2. FPGA-to-HPS CCUからメモリーまたはペリフェラル x
7.3.5.2.1. FPGA-to-HPS CCUからSDRAM/OCRAMメモリー (キャッシュ割り当てなし) 7.3.5.2.2. FPGA-to-HPS CCUからSDRAM/OCRAMメモリー (キャッシュ割り当てあり) 7.3.5.2.3. FPGA-to-HPS CCUからペリフェラル (Device Non-Bufferable)
7.3.6. FPGA-to-HPS トランザクション例 x
7.3.6.1. FPGA-to-HPS CCUからSDRAM/OCRAMメモリー (キャッシュ割り当てなし) 7.3.6.2. FPGA-to-HPS CCUからSDRAM/OCRAMメモリー (キャッシュ割り当てあり) 7.3.6.3. FPGA-to-HPS CCUからペリフェラル (Device Non-Bufferable)
7.3.7. FPGA-to-HPS CCUからメモリーまたはペリフェラル x
7.3.7.1. FPGA-to-HPS CCUからSDRAM/OCRAMメモリー (キャッシュ割り当てなし) 7.3.7.2. FPGA-to-HPS CCUからSDRAM/OCRAMメモリー (キャッシュ割り当てあり) 7.3.7.3. FPGA-to-HPS CCUからペリフェラル (Device Non-Bufferable)
7.4. HPS-to-FPGAブリッジ x
7.4.1. HPS-to-FPGAブリッジの信号
7.5. Lightweight HPS-to-FPGAブリッジ x
7.5.1. Lightweight HPS-to-FPGAブリッジの信号
7.6. クロックとリセット x
7.6.1. FPGA-to-HPSブリッジのクロックとリセット 7.6.2. HPS-to-FPGAブリッジのクロックとリセット 7.6.3. Lightweight HPS-to-FPGAブリッジのクロックとリセット 7.6.4. HPSのブリッジのリセット解除
8. DMAコントローラー x
8.1. DMAコントローラーの機能 8.2. DMAコントローラーのブロック図 8.3. DMAコントローラーの機能の説明 8.4. DMAコントローラーのアドレスマップとレジスターの定義
8.2. DMAコントローラーのブロック図 x
8.2.1. 分散仮想メモリーのサポート
8.3. DMAコントローラーの機能の説明 x
8.3.1. エラーの検出と訂正 8.3.2. ペリフェラル要求インターフェイス
8.3.1. エラーの検出と訂正 x
8.3.1.1. ECCを有効にする前のメモリーの初期化とクリア
8.3.2. ペリフェラル要求インターフェイス x
8.3.2.1. ハンドシェイクの規則 8.3.2.2. ペリフェラル要求インターフェイスのマッピング
9. オンチップRAM x
9.1. オンチップRAMの機能 9.2. オンチップRAMインターフェイス 9.3. オンチップRAMの機能の説明 9.4. オンチップRAMのアドレスマップとレジスターの定義
9.3. オンチップRAMの機能の説明 x
9.3.1. 読み出しおよび書き込み時のダブルビット・バス・エラー 9.3.2. オンチップRAMコントローラー 9.3.3. オンチップRAMのバーストサポート 9.3.4. 排他的アクセスのサポート 9.3.5. サブワードアクセス 9.3.6. オンチップRAMのクロック 9.3.7. オンチップRAMのリセット 9.3.8. オンチップRAMの初期化 9.3.9. ECCの保護
9.3.5. サブワードアクセス x
9.3.5.1. パイプラインとタイミング
10. ECC (エラー検出訂正) コントローラー x
10.1. ECCコントローラーの機能 10.2. ECC対応メモリー 10.3. ECCコントローラーのブロック図とシステムへの統合 10.4. ECCコントローラーの機能の説明 10.5. ECCコントローラーのアドレスマップとレジスターの説明
10.4. ECCコントローラーの機能の説明 x
10.4.1. 概要 10.4.2. ECCの構造 10.4.3. メモリーデータの初期化 10.4.4. 間接的なメモリーアクセス 10.4.5. エラーのログ 10.4.6. ECCコントローラーの割り込み 10.4.7. ECCコントローラーの初期化とコンフィグレーション 10.4.8. ECCコントローラーのクロック 10.4.9. ECCコントローラーのリセット
10.4.2. ECCの構造 x
10.4.2.1. RAMおよびECCメモリーの構成例
10.4.4. 間接的なメモリーアクセス x
10.4.4.1. ウォッチドッグ・タイマー 10.4.4.2. データの訂正 10.4.4.3. エラーの挿入 10.4.4.4. メモリーのテスト 10.4.4.5. エラーの検出と訂正アルゴリズム
10.4.4.4. メモリーのテスト x
10.4.4.4.1. レジスター・インターフェイスのテスト 10.4.4.4.2. DMA ECC RAMに向けたペリフェラル・スレーブ・インターフェイスのテスト
10.4.4.4.1. レジスター・インターフェイスのテスト x
10.4.4.4.1.1. DMA ECC RAMに向けたシングルビット・エラーのテスト 10.4.4.4.1.2. ワードで書き込み可能なメモリーに向けたシングルビット・エラーのテスト 10.4.4.4.1.3. ダブルビット・エラーのテスト
10.4.5. エラーのログ x
10.4.5.1. 最新のエラーアドレスのレジスター 10.4.5.2. シングルビット・エラーの発生 10.4.5.3. シングルビット・エラーのルックアップ・テーブル
10.4.6. ECCコントローラーの割り込み x
10.4.6.1. シングルビット・エラー割り込み 10.4.6.2. ダブルビット・エラー割り込み 10.4.6.3. 割り込みのテスト
10.4.6.1. シングルビット・エラー割り込み x
10.4.6.1.1. すべてのシングルビット・エラーでの割り込み 10.4.6.1.2. LUTオーバーフロー割り込み 10.4.6.1.3. カウンター一致割り込み
11. Clock Manager x
11.1. クロック・マネージャーの機能 11.2. トップ・レベル・クロック 11.3. クロック・マネージャーの機能の説明 11.4. Clock Manager Address Map and Register Definitions
11.2. トップ・レベル・クロック x
11.2.1. ブートクロック
11.3. クロック・マネージャーの機能の説明 x
11.3.1. クロック・マネージャーのビルディング・ブロック 11.3.2. PLLの統合 11.3.3. ハードウェアで管理されるクロックとソフトウェアで管理されるクロック 11.3.4. ハードウェアでシーケンス化されるクロックグループ 11.3.5. ソフトウェアでシーケンス化されるクロック 11.3.6. リセット 11.3.7. セキュリティー 11.3.8. 割り込み
11.3.1. クロック・マネージャーのビルディング・ブロック x
11.3.1.1. PLL 11.3.1.2. クロックのゲーティング
12. システム・マネージャー x
12.1. Features of the System Manager 12.2. システム・マネージャーのブロック図 12.3. システム・マネージャーの機能の説明 12.4. システム・マネージャーのアドレスマップとレジスターの定義
12.3. システム・マネージャーの機能の説明 x
12.3.1. 追加のモジュール制御 12.3.2. FPGAインターフェイスのイネーブル 12.3.3. ECCとパリティー制御 12.3.4. プリローダーのハンドオフ情報 12.3.5. クロック 12.3.6. リセット
12.3.1. 追加のモジュール制御 x
12.3.1.1. DMAコントローラー 12.3.1.2. NANDフラッシュ・コントローラー 12.3.1.3. EMAC 12.3.1.4. USB 2.0 OTGコントローラー 12.3.1.5. SD/MMCコントローラー 12.3.1.6. HPSとFPGAの間のGPIOインターコネクト 12.3.1.7. ウォッチドッグ・タイマー
13. Reset Manager x
13.1. 機能の説明 13.2. リセットされるモジュール 13.3. リセットのハンドシェイク 13.4. リセットのシーケンス化 13.5. Reset Signals and Registers 13.6. リセット・マネージャーのアドレスマップとレジスターの定義
13.4. リセットのシーケンス化 x
13.4.1. HPS-to-FPGAのリセットシーケンス 13.4.2. ウォームリセットのシーケンス 13.4.3. ウォッチドッグ・リセットのシーケンス
14. ハード・プロセッサー・システムのI/Oピンの多重化 x
14.1. インテル® Agilex™ HPS I/Oブロックの機能 14.2. インテル® Agilex™ HPSのI/Oシステムの統合 14.3. HPS I/Oの機能の説明 14.4. インテル® Agilex™ におけるピンMUXテスト時の考慮事項 14.5. インテル® Agilex™ におけるI/OピンMUXのアドレスマップとレジスターの定義
14.3. HPS I/Oの機能の説明 x
14.3.1. I/Oピン 14.3.2. FPGAアクセス 14.3.3. インテル® Agilex™ I/Oのコントロール・レジスター 14.3.4. HPS I/O多重化のコンフィグレーション
14.3.3. インテル® Agilex™ I/Oのコントロール・レジスター x
14.3.3.1. インテル® Agilex™ における専用ピンのMUXレジスター 14.3.3.2. インテル® Agilex™ における専用のコンフィグレーション・レジスター 14.3.3.3. FPGAアクセスのMUXレジスター 14.3.3.4. HPSのオシレーター・クロック入力レジスター 14.3.3.5. HPS JTAGピンのMUXレジスター
14.3.4. HPS I/O多重化のコンフィグレーション x
14.3.4.1. システム生成時における インテル® Agilex™ I/O多重化のコンフィグレーション
15. NANDフラッシュ・コントローラー x
15.1. NANDフラッシュ・コントローラーの機能 15.2. NANDフラッシュ・コントローラーのブロック図とシステムへの統合 15.3. NANDフラッシュ・コントローラーの信号の説明 15.4. NANDフラッシュ・コントローラーの機能の説明 15.5. NANDフラッシュ・コントローラーのプログラミング・モデル 15.6. NANDフラッシュ・コントローラーのアドレスマップとレジスターの定義
15.2. NANDフラッシュ・コントローラーのブロック図とシステムへの統合 x
15.2.1. 分散仮想メモリーのサポート
15.4. NANDフラッシュ・コントローラーの機能の説明 x
15.4.1. 検出と初期化 15.4.2. ブートストラップ・インターフェイス 15.4.3. ホストによるコンフィグレーション 15.4.4. ローカル・メモリー・バッファー 15.4.5. クロック 15.4.6. リセット 15.4.7. インデックス付きアドレス指定 15.4.8. コマンドのマッピング 15.4.9. データのDMA 15.4.10. ECC
15.4.2. ブートストラップ・インターフェイス x
15.4.2.1. ブートストラップの設定ビット
15.4.3. ホストによるコンフィグレーション x
15.4.3.1. 512バイト・ページのデバイスに推奨されるブートストラップ設定
15.4.5. クロック x
15.4.5.1. クロックの生成 15.4.5.2. クロックイネーブル 15.4.5.3. クロックの切り替え
15.4.6. リセット x
15.4.6.1. NANDフラッシュ・コントローラーのリセット解除
15.4.7. インデックス付きアドレス指定 x
15.4.7.1. インデックス付きアドレス指定のレジスターマップ 15.4.7.2. ホストによるインデックス付きアドレス指定の使用
15.4.8. コマンドのマッピング x
15.4.8.1. MAP00コマンド 15.4.8.2. MAP01コマンド 15.4.8.3. MAP10コマンド 15.4.8.4. MAP11コマンド
15.4.8.1. MAP00コマンド x
15.4.8.1.1. MAP00コマンドの形式 15.4.8.1.2. MAP00使用時の制限
15.4.8.2. MAP01コマンド x
15.4.8.2.1. MAP01コマンドの形式 15.4.8.2.2. MAP01使用時の制限
15.4.8.3. MAP10コマンド x
15.4.8.3.1. MAP10コマンドの形式 15.4.8.3.2. MAP10の動作 15.4.8.3.3. MAP10使用時の制限
15.4.8.4. MAP11コマンド x
15.4.8.4.1. MAP11の制御形式 15.4.8.4.2. MAP11使用時の制限
15.4.9. データのDMA x
15.4.9.1. マルチトランザクションDMAコマンド 15.4.9.2. バーストDMAコマンド
15.4.9.1. マルチトランザクションDMAコマンド x
15.4.9.1.1. コマンドとデータのペアの形式 15.4.9.1.2. マルチトランザクションDMAコマンドの使用
15.4.10. ECC x
15.4.10.1. 訂正機能、セクターサイズ、チェック・ビット・サイズ 15.4.10.2. ECCのプログラミング・モード 15.4.10.3. メイン領域転送モード 15.4.10.4. スペア領域転送モード 15.4.10.5. メイン+スペア領域転送モード 15.4.10.6. 不良ブロックマーカーの維持 15.4.10.7. エラー訂正の状態
15.5. NANDフラッシュ・コントローラーのプログラミング・モデル x
15.5.1. フラッシュの基本的なプログラミング 15.5.2. フラッシュに関連する特殊機能の操作
15.5.1. フラッシュの基本的なプログラミング x
15.5.1.1. NANDフラッシュ・コントローラーの最適化シーケンス 15.5.1.2. デバイスの初期化シーケンス 15.5.1.3. デバイス動作の制御 15.5.1.4. ECCのイネーブル 15.5.1.5. NANDフラッシュ・コントローラーのパフォーマンス・レジスター 15.5.1.6. 割り込みとDMAのイネーブル 15.5.1.7. タイミングレジスター 15.5.1.8. 無視するレジスター
15.5.1.6. 割り込みとDMAのイネーブル x
15.5.1.6.1. 割り込みステータスビットのアサート順序
15.5.2. フラッシュに関連する特殊機能の操作 x
15.5.2.1. 消去操作 15.5.2.2. ロック操作 15.5.2.3. 転送モードの動作 15.5.2.4. リードモディファイライト操作 15.5.2.5. コピーバック操作 15.5.2.6. パイプラインの先読みおよび先書き操作
15.5.2.1. 消去操作 x
15.5.2.1.1. 単一ブロックの消去 15.5.2.1.2. マルチプレーンの消去
15.5.2.2. ロック操作 x
15.5.2.2.1. 一連のメモリーブロックのロック解除 15.5.2.2.2. すべてのメモリーブロックのロック 15.5.2.2.3. すべてのメモリーブロックでのロックタイトの設定
15.5.2.3. 転送モードの動作 x
15.5.2.3.1. transfer_spare_regとMAP10転送モードのコマンド 15.5.2.3.2. デフォルトの領域アクセスに向けたコンフィグレーション 15.5.2.3.3. スペア領域のアクセスに向けたコンフィグレーション 15.5.2.3.4. メイン+スペア領域のアクセスに向けたコンフィグレーション
15.5.2.4. リードモディファイライト操作 x
15.5.2.4.1. リードモディファイライトの操作フロー
15.5.2.5. コピーバック操作 x
15.5.2.5.1. メモリー領域のコピー (単一プレーン) 15.5.2.5.2. メモリー領域のコピー (マルチプレーン)
15.5.2.6. パイプラインの先読みおよび先書き操作 x
15.5.2.6.1. パイプラインの先読み機能 15.5.2.6.2. パイプラインの先読みに向けた単一領域のセットアップ 15.5.2.6.3. パイプラインの先書き機能 15.5.2.6.4. パイプラインの先書きに向けた単一領域のセットアップ 15.5.2.6.5. サポートされるその他のコマンド
16. SD/MMCコントローラー x
16.1. SD/MMCコントローラーの機能 16.2. SD/MMCコントローラーのブロック図 16.3. SD/MMCコントローラーの信号の説明 16.4. SD/MMCコントローラーの機能の説明 16.5. SD/MMCコントローラーのプログラミング・モデル 16.6. SD/MMCコントローラーのアドレスマップとレジスターの定義
16.1. SD/MMCコントローラーの機能 x
16.1.1. デバイスのサポート 16.1.2. SDカードのサポートマトリクス 16.1.3. MMCのサポートマトリクス
16.2. SD/MMCコントローラーのブロック図 x
16.2.1. 分散仮想メモリーのサポート
16.4. SD/MMCコントローラーの機能の説明 x
16.4.1. SD/MMC/CE-ATAプロトコル 16.4.2. BIU 16.4.3. CIU 16.4.4. クロック 16.4.5. リセット 16.4.6. 電圧の切り替え
16.4.2. BIU x
16.4.2.1. スレーブ・インターフェイス 16.4.2.2. レジスターブロック 16.4.2.3. FIFOバッファー 16.4.2.4. 割り込みコントローラー・ユニット 16.4.2.5. 内部DMAコントローラー 16.4.2.6. 内部DMA転送中の中断 16.4.2.7. 致命的なバスエラーのシナリオ
16.4.2.2. レジスターブロック x
16.4.2.2.1. レジスターのロックによって保留中のコマンドの受け入れ
16.4.2.4. 割り込みコントローラー・ユニット x
16.4.2.4.1. 割り込みの設定とクリア
16.4.2.5. 内部DMAコントローラー x
16.4.2.5.1. 内部DMAコントローラーの記述子 16.4.2.5.2. 内部DMAコントローラーの記述子アドレス 16.4.2.5.3. 内部DMAコントローラーの記述子のフィールド 16.4.2.5.4. ホストにおけるバスのバーストアクセス 16.4.2.5.5. ホストのデータバッファーのアライメント 16.4.2.5.6. バッファーサイズの計算 16.4.2.5.7. 内部DMAコントローラーの割り込み 16.4.2.5.8. 内部DMAコントローラーの機能のステートマシン†
16.4.2.7. 致命的なバスエラーのシナリオ x
16.4.2.7.1. FIFOバッファーのオーバーフローとアンダーフロー 16.4.2.7.2. PBLとウォーターマークのレベル
16.4.3. CIU x
16.4.3.1. コマンドパス 16.4.3.2. データパス 16.4.3.3. クロック制御ブロック 16.4.3.4. エラーの検出
16.4.3.1. コマンドパス x
16.4.3.1.1. コマンド・パラメーターのロード 16.4.3.1.2. コマンドの送信と応答の受信 16.4.3.1.3. BIUへの応答の送信 16.4.3.1.4. CMDピンへのPビットの駆動 16.4.3.1.5. CCSのポーリング 16.4.3.1.6. CCSの検出とホスト・プロセッサーへの割り込み 16.4.3.1.7. CCSのタイムアウト 16.4.3.1.8. CCSDコマンドの送信 16.4.3.1.9. I/O伝送遅延 (NACIOタイムアウト)
16.4.3.2. データパス x
16.4.3.2.1. データの送信 16.4.3.2.2. データの受信 16.4.3.2.3. 自動停止 16.4.3.2.4. データパスを使用するデータ転送以外のコマンド
16.4.3.2.1. データの送信 x
16.4.3.2.1.1. ストリームデータ送信 16.4.3.2.1.2. 単一ブロックのデータ 16.4.3.2.1.3. 複数ブロックのデータ
16.4.3.2.2. データの受信 x
16.4.3.2.2.1. ストリームデータ読み出し 16.4.3.2.2.2. 単一ブロックのデータ読み出し 16.4.3.2.2.3. 複数ブロックのデータ読み出し
16.4.3.2.3. 自動停止 x
16.4.3.2.3.1. MMCカードに対する自動停止の生成 16.4.3.2.3.2. SDカードに対する自動停止の生成 16.4.3.2.3.3. SDIOカードに対する自動停止の生成
16.4.3.4. エラーの検出 x
16.4.3.4.1. 応答† 16.4.3.4.2. データの送信† 16.4.3.4.3. データの受信
16.4.5. リセット x
16.4.5.1. SD/MMCコントローラーのリセット解除
16.5. SD/MMCコントローラーのプログラミング・モデル x
16.5.1. ソフトウェアとハードウェアの制約† 16.5.2. 初期化 16.5.3. コントローラー/DMA/FIFOバッファーリセットの使用方法 16.5.4. データ転送以外のコマンド 16.5.5. データ転送コマンド 16.5.6. 転送の停止コマンドと中断コマンド 16.5.7. 内部DMAコントローラーの動作 16.5.8. SDIOカードデバイスのコマンド 16.5.9. CE-ATAのデータ転送コマンド 16.5.10. カードの読み出ししきい値 16.5.11. 割り込みとエラーの処理 16.5.12. eMMCおよびMMCのブート操作
16.5.1. ソフトウェアとハードウェアの制約† x
16.5.1.1. カードクロックの出力におけるグリッチ回避† 16.5.1.2. DMA以外のモードでのカードからの読み出し† 16.5.1.3. ソフトウェアが発行するController_Resetコマンド† 16.5.1.4. FIFOとホスト間のデータ転送要件†
16.5.2. 初期化 x
16.5.2.1. パワーオンリセットのシーケンス 16.5.2.2. 列挙されるカードスタック 16.5.2.3. クロックのセットアップ
16.5.2.2. 列挙されるカードスタック x
16.5.2.2.1. 接続されているカードタイプの識別
16.5.2.2.1. 接続されているカードタイプの識別 x
16.5.2.2.1.1. カードタイプがSDIOコンボの場合、または初期化中である場合 16.5.2.2.1.2. カードがCE-ATA 1.1、CE-ATA 1.0、またはMMCデバイスであるかを特定
16.5.2.3. クロックのセットアップ x
16.5.2.3.1. カードのクロック周波数の変更 16.5.2.3.2. タイミングの調整
16.5.4. データ転送以外のコマンド x
16.5.4.1. データ転送以外のコマンドに向けたcmdレジスターの設定†
16.5.5. データ転送コマンド x
16.5.5.1. 転送状態の確認 16.5.5.2. CE-ATAのRW_BLK書き込み転送後のビジー信号 16.5.5.3. データ転送割り込み 16.5.5.4. 単一ブロックまたは複数ブロックの読み出し 16.5.5.5. 単一ブロックまたは複数ブロックの書き込み 16.5.5.6. ストリーム読み出しおよび書き込み 16.5.5.7. パッキングされたコマンド
16.5.5.4. 単一ブロックまたは複数ブロックの読み出し x
16.5.5.4.1. 単一ブロックおよび複数ブロックの読み出しに向けたcmdレジスターの設定†
16.5.5.5. 単一ブロックまたは複数ブロックの書き込み x
16.5.5.5.1. 単一ブロックおよび複数ブロックの書き込みに向けたcmdレジスターの設定
16.5.6. 転送の停止コマンドと中断コマンド x
16.5.6.1. STOP_TRANSMISSION (CMD12) 16.5.6.2. ABORT
16.5.6.2. ABORT x
16.5.6.2.1. ABORTコマンドの送信 16.5.6.2.2. SD/SDIO ABORTコマンドに向けたcmdargレジスターの設定†
16.5.7. 内部DMAコントローラーの動作 x
16.5.7.1. 内部DMAコントローラーの初期化 16.5.7.2. 内部DMAコントローラーの送信シーケンス 16.5.7.3. 内部DMAコントローラーの受信シーケンス
16.5.8. SDIOカードデバイスのコマンド x
16.5.8.1. シーケンスの一時停止と再開 16.5.8.2. 読み出し待機シーケンス
16.5.8.1. シーケンスの一時停止と再開 x
16.5.8.1.1. 一時停止 16.5.8.1.2. 再開
16.5.8.2. 読み出し待機シーケンス x
16.5.8.2.1. ストールの通知
16.5.9. CE-ATAのデータ転送コマンド x
16.5.9.1. ATAのタスクファイル転送の概要 16.5.9.2. RW_MULTIPLE_REGISTER (RW_REG) コマンドを使用するATAタスクファイルの転送 16.5.9.3. RW_MULTIPLE_BLOCK (RW_BLK) コマンドを使用するATAペイロード転送 16.5.9.4. CE-ATAのCCS 16.5.9.5. 縮小ATAコマンドセット
16.5.9.2. RW_MULTIPLE_REGISTER (RW_REG) コマンドを使用するATAタスクファイルの転送 x
16.5.9.2.1. ATAタスクファイル転送の実装 16.5.9.2.2. ATAタスクファイル転送におけるレジスターの設定 16.5.9.2.3. リセットとカードデバイス検出の概要
16.5.9.3. RW_MULTIPLE_BLOCK (RW_BLK) コマンドを使用するATAペイロード転送 x
16.5.9.3.1. ATAペイロード転送の実装 16.5.9.3.2. ATAペイロード転送におけるレジスターの設定
16.5.9.4. CE-ATAのCCS x
16.5.9.4.1. CCSのディスエーブル 16.5.9.4.2. CCSタイムアウト後の回復 16.5.9.4.3. I/O読み出し伝送遅延 (NACIO) タイムアウト後の回復
16.5.9.5. 縮小ATAコマンドセット x
16.5.9.5.1. IDENTIFY DEVICEコマンド 16.5.9.5.2. READ DMA EXTコマンド 16.5.9.5.3. WRITE DMA EXTコマンド 16.5.9.5.4. STANDBY IMMEDIATEコマンド 16.5.9.5.5. FLUSH CACHE EXTコマンド
16.5.10. カードの読み出ししきい値 x
16.5.10.1. カードの読み出ししきい値使用時に推奨されるガイドライン 16.5.10.2. カードの読み出ししきい値のプログラミング・シーケンス 16.5.10.3. カードの読み出ししきい値のプログラミング例
16.5.12. eMMCおよびMMCのブート操作 x
16.5.12.1. CMDラインを抑えて行うブート操作 16.5.12.2. eMMCカードデバイスのブート操作 16.5.12.3. リムーバブルMMC4.3、MMC4.4、およびMMC4.41カードのブート操作 16.5.12.4. 代替ブート操作 16.5.12.5. eMMCカードデバイスの代替ブート操作 16.5.12.6. MMC4.3カードの代替ブート操作
16.5.12.3. リムーバブルMMC4.3、MMC4.4、およびMMC4.41カードのブート操作 x
16.5.12.3.1. リムーバブルMMC4.3、MMC4.4、およびMMC4.41の違い 16.5.12.3.2. リムーバブルMMC4.3、MMC4.4、およびMMC4.41カードのブート
16.5.12.6. MMC4.3カードの代替ブート操作 x
16.5.12.6.1. リムーバブルMMC4.3のブート・モード・サポート 16.5.12.6.2. リムーバブルMMC4.3のブート・モード・サポートの検出
17. イーサネット・メディア・アクセス・コントローラー x
17.1. イーサネットMACの機能 17.2. EMACのブロック図とシステムへの統合 17.3. 分散仮想メモリーのサポート 17.4. EMACの信号の説明 17.5. EMAC内部インターフェイス 17.6. EMACの機能の説明 17.7. イーサネットMACのプログラミング・モデル 17.8. イーサネットMACのアドレスマップとレジスターの定義
17.1. イーサネットMACの機能 x
17.1.1. MAC 17.1.2. DMA 17.1.3. 管理インターフェイス 17.1.4. アクセラレーション 17.1.5. PHYインターフェイス
17.4. EMACの信号の説明 x
17.4.1. HPS EMAC I/Oの信号 17.4.2. FPGA EMAC I/Oの信号 17.4.3. PHY管理インターフェイス 17.4.4. PHYインターフェイスのオプション
17.4.1. HPS EMAC I/Oの信号 x
17.4.1.1. HPSとPHYのインターフェイス図
17.4.3. PHY管理インターフェイス x
17.4.3.1. MDIOインターフェイス 17.4.3.2. I2C外部PHY管理インターフェイス
17.5. EMAC内部インターフェイス x
17.5.1. DMAマスター・インターフェイス 17.5.2. タイムスタンプ・インターフェイス 17.5.3. システム・マネージャーのコンフィグレーション・インターフェイス
17.6. EMACの機能の説明 x
17.6.1. 送信データFIFOバッファーと受信データFIFOバッファー 17.6.2. DMAコントローラー 17.6.3. 記述子の概要 17.6.4. IEEE 1588-2002のタイムスタンプ 17.6.5. IEEE 1588-2008の高度なタイムスタンプ 17.6.6. IEEE 802.3az省電力型イーサネット 17.6.7. チェックサムのオフロード 17.6.8. フレームのフィルタリング 17.6.9. クロックとリセット 17.6.10. 割り込み
17.6.2. DMAコントローラー x
17.6.2.1. 記述子リストとデータバッファー† 17.6.2.2. ホストのバス・バースト・アクセス 17.6.2.3. ホストのデータバッファーのアライメント 17.6.2.4. バッファーサイズの計算 17.6.2.5. 送信 17.6.2.6. 受信 17.6.2.7. 割り込み 17.6.2.8. DMAへのエラー応答
17.6.2.3. ホストのデータバッファーのアライメント x
17.6.2.3.1. 例: バッファー読み出し 17.6.2.3.2. 例: バッファー書き込み
17.6.2.5. 送信 x
17.6.2.5.1. TX DMAの動作: デフォルト (OSFなし) モード 17.6.2.5.2. TX DMAの動作: OSFモード 17.6.2.5.3. 送信フレームの処理 17.6.2.5.4. 送信ポーリングの一時停止
17.6.2.6. 受信 x
17.6.2.6.1. 受信記述子の取得 17.6.2.6.2. 受信フレームの処理 17.6.2.6.3. 受信プロセスの一時停止
17.6.3. 記述子の概要 x
17.6.3.1. 送信記述子 17.6.3.2. 受信記述子
17.6.3.2. 受信記述子 x
17.6.3.2.1. Receive Descriptor Field 0 (RDES0) 17.6.3.2.2. Receive Descriptor Field 1 (RDES1) 17.6.3.2.3. 受信記述子フィールド (RDES2およびRDES3) 17.6.3.2.4. Receive Descriptor Field 4 (RDES4) 17.6.3.2.5. 受信記述子のフィールド (RDES6およびRDES7)
17.6.3.2.3. 受信記述子フィールド (RDES2およびRDES3) x
17.6.3.2.3.1. Receive Descriptor Field 2 (RDES2) 17.6.3.2.3.2. Receive Descriptor Field 3 (RDES3)
17.6.3.2.5. 受信記述子のフィールド (RDES6およびRDES7) x
17.6.3.2.5.1. Receive Descriptor Field 6 (RDES6) 17.6.3.2.5.2. Receive Descriptor Field 7 (RDES7)
17.6.4. IEEE 1588-2002のタイムスタンプ x
17.6.4.1. リファレンス・タイミングのソース 17.6.4.2. システム時間のレジスターモジュール 17.6.4.3. 送信パスの機能 17.6.4.4. 受信パスの機能 17.6.4.5. タイムスタンプのエラーマージン 17.6.4.6. リファレンス・タイミング・クロックの周波数の範囲
17.6.5. IEEE 1588-2008の高度なタイムスタンプ x
17.6.5.1. ピアツーピアPTPトランスペアレント・クロック (P2P TC) メッセージのサポート 17.6.5.2. クロックの種類 17.6.5.3. リファレンス・タイミング・ソース 17.6.5.4. 送信パスの機能 17.6.5.5. 受信パスの機能 17.6.5.6. 補助スナップショット
17.6.5.2. クロックの種類 x
17.6.5.2.1. 通常クロック 17.6.5.2.2. 境界クロック 17.6.5.2.3. エンドツーエンドのトランスペアレント・クロック 17.6.5.2.4. ピアツーピアのトランスペアレント・クロック
17.6.6. IEEE 802.3az省電力型イーサネット x
17.6.6.1. LPIタイマー
17.6.8. フレームのフィルタリング x
17.6.8.1. 送信元アドレスまたは宛先アドレスのフィルタリング 17.6.8.2. VLANフィルタリング 17.6.8.3. レイヤー3フィルターおよびレイヤー4フィルター
17.6.8.1. 送信元アドレスまたは宛先アドレスのフィルタリング x
17.6.8.1.1. ユニキャスト宛先アドレスフィルター 17.6.8.1.2. マルチキャスト宛先アドレスフィルター 17.6.8.1.3. ハッシュフィルターまたは完全アドレスフィルター 17.6.8.1.4. ブロードキャスト・アドレス・フィルター 17.6.8.1.5. ユニキャスト送信元アドレスフィルター 17.6.8.1.6. 逆フィルタリング動作 (最終出力でのフィルタリング一致結果の反転) 17.6.8.1.7. 宛先アドレスおよび送信元アドレスのフィルタリングの概要
17.6.8.2. VLANフィルタリング x
17.6.8.2.1. VLANタグベースのフィルタリング 17.6.8.2.2. 16ビットのハッシュテーブルによるVLANハッシュ・フィルタリング
17.6.8.3. レイヤー3フィルターおよびレイヤー4フィルター x
17.6.8.3.1. 一致フレーム 17.6.8.3.2. 不一致フレーム 17.6.8.3.3. TCPまたはUDP以外のIPフレーム 17.6.8.3.4. レイヤー3フィルターとレイヤー4フィルターのレジスターセット 17.6.8.3.5. レイヤー3のフィルタリング 17.6.8.3.6. レイヤー4のフィルタリング
17.6.9. クロックとリセット x
17.6.9.1. クロック構造 17.6.9.2. EEEのクロック・ゲーティング 17.6.9.3. リセット
17.6.9.3. リセット x
17.6.9.3.1. イーサネットMACのリセット解除
17.7. イーサネットMACのプログラミング・モデル x
17.7.1. システムレベルのEMACコンフィグレーション・レジスター 17.7.2. EMAC FPGAインターフェイスの初期化 17.7.3. EMAC HPSインターフェイスの初期化 17.7.4. DMAの初期化 17.7.5. EMACの初期化とコンフィグレーション 17.7.6. 通常の受信および送信動作の実行 17.7.7. 送信の停止と開始 17.7.8. 省電力型イーサネットのプログラミング・ガイドライン 17.7.9. 柔軟な秒あたりのパルス (PPS) 出力のプログラミング・ガイドライン
17.7.8. 省電力型イーサネットのプログラミング・ガイドライン x
17.7.8.1. TX LPIモードの開始と終了 17.7.8.2. LPIモードにおけるCSRクロックのゲートオフ
17.7.8.2. LPIモードにおけるCSRクロックのゲートオフ x
17.7.8.2.1. RX LPIモードにおけるCSRクロックのゲートオフ 17.7.8.2.2. TX LPIモードにおけるCSRクロックのゲートオフ
17.7.9. 柔軟な秒あたりのパルス (PPS) 出力のプログラミング・ガイドライン x
17.7.9.1. PPSでの単一パルスの生成 17.7.9.2. PPSでのパルス列の生成 17.7.9.3. PPSに影響しない割り込みの生成
18. USB 2.0 OTG Controller x
18.1. USB OTGコントローラーの機能 18.2. ブロック図とシステムへの統合 18.3. 分散仮想メモリーのサポート 18.4. USB 2.0 ULPI PHY信号の説明 18.5. USB OTGコントローラーの機能の説明 18.6. USB OTGコントローラーのプログラミング・モデル 18.7. USB 2.0 OTGコントローラーのアドレスマップとレジスターの定義
18.1. USB OTGコントローラーの機能 x
18.1.1. サポートされるPHY
18.5. USB OTGコントローラーの機能の説明 x
18.5.1. USB OTGコントローラーのコンポーネント 18.5.2. ローカル・メモリー・バッファー 18.5.3. クロック 18.5.4. リセット 18.5.5. 割り込み
18.5.1. USB OTGコントローラーのコンポーネント x
18.5.1.1. マスター・インターフェイス 18.5.1.2. スレーブ・インターフェイス 18.5.1.3. アプリケーション・インターフェイス・ユニット 18.5.1.4. パケットFIFOコントローラー 18.5.1.5. SPRAM 18.5.1.6. MAC 18.5.1.7. ウェイクアップと消費電力の制御 18.5.1.8. PHYインターフェイス・ユニット 18.5.1.9. DMA
18.5.1.2. スレーブ・インターフェイス x
18.5.1.2.1. スレーブ・インターフェイスのCSRユニット
18.5.1.6. MAC x
18.5.1.6.1. USBトランザクション 18.5.1.6.2. ホストプロトコル 18.5.1.6.3. デバイスプロトコル 18.5.1.6.4. OTGプロトコル
18.5.3. クロック x
18.5.3.1. クロックのゲーティング
18.5.4. リセット x
18.5.4.1. リセットの要件 18.5.4.2. ハードウェア・リセット 18.5.4.3. ソフトウェア・リセット 18.5.4.4. USB 2.0 OTGコントローラーのリセット解除
18.6. USB OTGコントローラーのプログラミング・モデル x
18.6.1. SPRAM ECCのイネーブル 18.6.2. ホストの動作 18.6.3. デバイスの動作
18.6.2. ホストの動作 x
18.6.2.1. ホストの初期化 18.6.2.2. ホスト・トランザクション
18.6.3. デバイスの動作 x
18.6.3.1. デバイスの初期化 18.6.3.2. デバイス・トランザクション
18.6.3.2. デバイス・トランザクション x
18.6.3.2.1. INトランザクション 18.6.3.2.2. OUTトランザクション 18.6.3.2.3. コントロール転送
19. SPIコントローラー x
19.1. SPIコントローラーの機能 19.2. SPIのブロック図とシステムへの統合 19.3. SPIコントローラーの信号の説明 19.4. SPIコントローラーの機能の説明 19.5. SPIのプログラミング・モデル 19.6. SPIコントローラーのアドレスマップとレジスターの定義
19.2. SPIのブロック図とシステムへの統合 x
19.2.1. SPIのブロック図
19.3. SPIコントローラーの信号の説明 x
19.3.1. HPS I/Oとのインターフェイス 19.3.2. FPGAへのルーティング
19.4. SPIコントローラーの機能の説明 x
19.4.1. プロトコルの詳細と準拠する標準 19.4.2. SPIコントローラーの概要 19.4.3. 転送モード 19.4.4. SPIマスター 19.4.5. SPIスレーブ 19.4.6. パートナーより提供されている接続インターフェイス 19.4.7. DMAコントローラー・インターフェイス 19.4.8. スレーブ・インターフェイス 19.4.9. クロックとリセット
19.4.2. SPIコントローラーの概要 x
19.4.2.1. シリアル・ビットレート・クロック 19.4.2.2. 送信FIFOバッファーと受信FIFOバッファー 19.4.2.3. SPI割り込み
19.4.2.1. シリアル・ビットレート・クロック x
19.4.2.1.1. SPIマスターのビットレート・クロック 19.4.2.1.2. SPIスレーブのビットレート・クロック
19.4.3. 転送モード x
19.4.3.1. 送受信 19.4.3.2. 送信専用 19.4.3.3. 受信専用 19.4.3.4. EEPROM読み出し
19.4.4. SPIマスター x
19.4.4.1. RXDのサンプル遅延 19.4.4.2. データの転送 19.4.4.3. マスターにおけるSPIシリアル転送およびSSPシリアル転送 19.4.4.4. マスターにおけるMicrowireシリアル転送
19.4.5. SPIスレーブ x
19.4.5.1. スレーブにおけるSPIシリアル転送およびSSPシリアル転送 19.4.5.2. シリアル転送 19.4.5.3. マスターポートss_in_nに向けたグルーロジック
19.4.6. パートナーより提供されている接続インターフェイス x
19.4.6.1. Motorola SPI Protocol 19.4.6.2. Texas Instruments Synchronous Serial Protocol (SSP) 19.4.6.3. National Semiconductor Microwire Protocol
19.4.8. スレーブ・インターフェイス x
19.4.8.1. コントロールおよびステータスレジスターへのアクセス 19.4.8.2. データレジスターへのアクセス
19.4.9. クロックとリセット x
19.4.9.1. クロックのゲーティング 19.4.9.2. SPIコントローラーのリセット解除
19.5. SPIのプログラミング・モデル x
19.5.1. マスターにおけるSPIおよびSSPシリアル転送 19.5.2. マスターにおけるMicrowireシリアル転送 19.5.3. スレーブにおけるSPIおよびSSPシリアル転送 19.5.4. スレーブにおけるMicrowireシリアル転送 19.5.5. スレーブ選択のためのソフトウェア制御 19.5.6. DMAコントローラーの動作
19.5.5. スレーブ選択のためのソフトウェア制御 x
19.5.5.1. 例: SPIマスターにおけるスレーブ選択ソフトウェア・フロー 19.5.5.2. 例: SPIスレーブにおけるスレーブ選択ソフトウェア・フロー
19.5.6. DMAコントローラーの動作 x
19.5.6.1. 送信FIFOバッファーのアンダーフロー 19.5.6.2. 送信FIFOのウォーターマーク 19.5.6.3. 送信FIFOバッファーのオーバーフロー 19.5.6.4. 受信FIFOバッファーのオーバーフロー 19.5.6.5. 受信ウォーターマーク・レベルの選択 19.5.6.6. 受信FIFOバッファーのアンダーフロー
19.5.6.2. 送信FIFOのウォーターマーク x
19.5.6.2.1. 例1: 送信FIFOのウォーターマーク・レベル = 64 19.5.6.2.2. 例2: 送信FIFOのウォーターマーク・レベル = 192
20. I2Cコントローラー x
20.1. I2Cコントローラーの機能 20.2. I2Cコントローラーのブロック図とシステムへの統合 20.3. I2Cコントローラーの信号の説明 20.4. I2Cコントローラーの機能の説明 20.5. I2Cコントローラーのプログラミング・モデル 20.6. I2Cコントローラーのアドレスマップとレジスターの定義
20.4. I2Cコントローラーの機能の説明 x
20.4.1. 機能の使用方法 20.4.2. 動作 20.4.3. プロトコルの詳細 20.4.4. 複数のマスターの調停 20.4.5. クロック周波数のコンフィグレーション 20.4.6. SDAのホールド時間 20.4.7. DMAコントローラー・インターフェイス 20.4.8. クロック 20.4.9. リセット
20.4.2. 動作 x
20.4.2.1. STARTおよびSTOPの生成 20.4.2.2. 複合形式
20.4.3. プロトコルの詳細 x
20.4.3.1. STARTおよびSTOP条件 20.4.3.2. スレーブプロトコルのアドレス指定 20.4.3.3. 送受信プロトコル 20.4.3.4. START BYTE転送プロトコル
20.4.3.2. スレーブプロトコルのアドレス指定 x
20.4.3.2.1. 7ビットのアドレス形式 20.4.3.2.2. 10ビットのアドレス形式
20.4.3.3. 送受信プロトコル x
20.4.3.3.1. マスター送信機とスレーブ受信機 20.4.3.3.2. マスター受信機とスレーブ送信機
20.4.4. 複数のマスターの調停 x
20.4.4.1. クロックの同期
20.4.5. クロック周波数のコンフィグレーション x
20.4.5.1. 最小のHighカウントおよびLowカウント
20.4.5.1. 最小のHighカウントおよびLowカウント x
20.4.5.1.1. HighカウントおよびLowカウントの計算
20.4.9. リセット x
20.4.9.1. I2Cコントローラーのリセット解除
20.5. I2Cコントローラーのプログラミング・モデル x
20.5.1. スレーブモードの動作 20.5.2. マスターモードの動作 20.5.3. I2Cコントローラーのディスエーブル 20.5.4. 転送の中断 20.5.5. DMAコントローラーの動作
20.5.1. スレーブモードの動作 x
20.5.1.1. 初期のコンフィグレーション 20.5.1.2. シングルバイトでのスレーブ送信機の動作 20.5.1.3. シングルバイトでのスレーブ受信機の動作 20.5.1.4. バルク転送でのスレーブの転送動作 20.5.1.5. スレーブのプログラミング・モデル
20.5.2. マスターモードの動作 x
20.5.2.1. 初期のコンフィグレーション 20.5.2.2. IC_TARまたはIC_10BITADDR_MASTERの動的な更新 20.5.2.3. マスターの送信とマスターの受信 20.5.2.4. マスターのプログラミング・モデル
20.5.5. DMAコントローラーの動作 x
20.5.5.1. 送信FIFOのアンダーフロー 20.5.5.2. 送信ウォーターマーク・レベル 20.5.5.3. 送信FIFOのオーバーフロー 20.5.5.4. 受信FIFOのオーバーフロー 20.5.5.5. 受信ウォーターマーク・レベル 20.5.5.6. 受信FIFOのアンダーフロー
21. UARTコントローラー x
21.1. UARTコントローラーの機能 21.2. UARTコントローラーのブロック図とシステムへの統合 21.3. UARTコントローラーの信号の説明 21.4. UARTコントローラーの機能の説明 21.5. DMAコントローラーの動作 21.6. UARTコントローラーのアドレスマップとレジスターの定義
21.3. UARTコントローラーの信号の説明 x
21.3.1. HPS I/Oピン 21.3.2. FPGAのルーティング
21.4. UARTコントローラーの機能の説明 x
21.4.1. FIFOバッファーのサポート 21.4.2. UART (RS232) シリアルプロトコル 21.4.3. 自動フロー制御 21.4.4. クロック 21.4.5. リセット 21.4.6. 割り込み
21.4.3. 自動フロー制御 x
21.4.3.1. RTCフロー制御のトリガー 21.4.3.2. 自動RTSモード 21.4.3.3. 自動CTSモード
21.4.5. リセット x
21.4.5.1. UARTコントローラーのリセット解除
21.4.6. 割り込み x
21.4.6.1. プログラミング可能なTHRE割り込み
21.5. DMAコントローラーの動作 x
21.5.1. 送信FIFOのアンダーフロー 21.5.2. 送信ウォーターマーク・レベル 21.5.3. 送信FIFOのオーバーフロー 21.5.4. 受信FIFOのオーバーフロー 21.5.5. 受信ウォーターマーク・レベル 21.5.6. 受信FIFOのアンダーフロー
21.5.2. 送信ウォーターマーク・レベル x
21.5.2.1. IIR_FCR.TET = 1 21.5.2.2. IIR_FCR.TET = 3
22. 汎用I/Oインターフェイス x
22.1. GPIOインターフェイスの機能 22.2. GPIOインターフェイスのブロック図とシステムへの統合 22.3. GPIOインターフェイスの機能の説明 22.4. GPIOインターフェイスのプログラミング・モデル 22.5. 汎用I/Oインターフェイスのアドレスマップとレジスターの定義
22.3. GPIOインターフェイスの機能の説明 x
22.3.1. デバウンスの動作 22.3.2. ピンの方向 22.3.3. GPIOインターフェイスのリセット解除
23. タイマー x
23.1. タイマーの機能 23.2. タイマーのブロック図とシステムへの統合 23.3. タイマーの機能の説明 23.4. タイマーのプログラミング・モデル 23.5. タイマーのアドレスマップとレジスターの定義
23.3. タイマーの機能の説明 x
23.3.1. クロック 23.3.2. リセット 23.3.3. 割り込み
23.4. タイマーのプログラミング・モデル x
23.4.1. 初期化 23.4.2. タイマーのイネーブル 23.4.3. タイマーのディスエーブル 23.4.4. タイマーのカウントダウン値のロード 23.4.5. 割り込みの処理
23.4.5. 割り込みの処理 x
23.4.5.1. 割り込みのクリア 23.4.5.2. 割り込みステータスの確認 23.4.5.3. 割り込みのマスク
24. ウォッチドッグ・タイマー x
24.1. ウォッチドッグ・タイマーの機能 24.2. ウォッチドッグ・タイマーのブロック図とシステムへの統合 24.3. ウォッチドッグ・タイマーの機能の説明 24.4. ウォッチドッグ・タイマーのプログラミング・モデル 24.5. ウォッチドッグ・タイマーのアドレスマップとレジスターの定義
24.3. ウォッチドッグ・タイマーの機能の説明 x
24.3.1. ウォッチドッグ・タイマーのカウンター 24.3.2. ウォッチドッグ・タイマーの一時停止モード 24.3.3. ウォッチドッグ・タイマーのクロック 24.3.4. ウォッチドッグ・タイマーのリセット
24.4. ウォッチドッグ・タイマーのプログラミング・モデル x
24.4.1. タイムアウト期間の値の設定 24.4.2. 出力応答モードの選択 24.4.3. ウォッチドッグ・タイマーのイネーブルと初期の起動 24.4.4. ウォッチドッグ・カウンターの再ロード 24.4.5. ウォッチドッグ・タイマーの一時停止 24.4.6. ウォッチドッグ・タイマーのディスエーブルと停止 24.4.7. ウォッチドッグ・タイマーのステートマシン
25. CoreSightのデバッグとトレース x
25.1. CoreSightのデバッグとトレースの機能 25.2. ARM® CoreSightのドキュメント 25.3. CoreSightのデバッグおよびトレースのブロック図 25.4. CoreSightのデバッグおよびトレースの機能の説明 25.5. CoreSightのデバッグおよびトレースのプログラミング・モデル 25.6. CoreSightのデバッグとトレースのアドレスマップとレジスターの定義
25.4. CoreSightのデバッグおよびトレースの機能の説明 x
25.4.1. デバッグ・アクセス・ポート 25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター 25.4.3. システム・トレース・マクロセル 25.4.4. トレースファネル 25.4.5. CoreSightのトレース・メモリー・コントローラー 25.4.6. AMBAトレース・バス・レプリケーター 25.4.7. トレース・ポート・インターフェイス・ユニット 25.4.8. NoCトレースポート 25.4.9. エンベデッド・クロス・トリガー・システム 25.4.10. エンベデッド・トレース・マクロセル 25.4.11. HPSのデバッグAPBインターフェイス 25.4.12. FPGAインターフェイス 25.4.13. デバッグクロック 25.4.14. デバッグのリセット
25.4.1. デバッグ・アクセス・ポート x
25.4.1.1. JTAGインターフェイスのオプション
25.4.5. CoreSightのトレース・メモリー・コントローラー x
25.4.5.1. エンベデッド・トレースFIFO 25.4.5.2. エンベデッド・トレース・ルーター
25.4.5.2. エンベデッド・トレース・ルーター x
25.4.5.2.1. 分散仮想メモリーのサポート
25.4.9. エンベデッド・クロス・トリガー・システム x
25.4.9.1. クロス・トリガー・インターフェイス 25.4.9.2. クロス・トリガー・マトリクス
25.4.12. FPGAインターフェイス x
25.4.12.1. DAP 25.4.12.2. STM 25.4.12.3. FPGA-CTI 25.4.12.4. TPIU
25.5. CoreSightのデバッグおよびトレースのプログラミング・モデル x
25.5.1. CoreSightコンポーネントのアドレス 25.5.2. デバッグシステム外部へのCTIトリガー接続 25.5.3. エンベデッド・クロストリガー接続のコンフィグレーション
25.5.2. デバッグシステム外部へのCTIトリガー接続 x
25.5.2.1. CTI 25.5.2.2. FPGA-CTI 25.5.2.3. L3-CTI
25.5.3. エンベデッド・クロストリガー接続のコンフィグレーション x
25.5.3.1. トリガー入力0のコンフィグレーション 25.5.3.2. TPIUへのトレースデータのフラッシュのトリガー 25.5.3.3. STMメッセージのトリガー 25.5.3.4. CPU 1でのブレークポイントのトリガー
A. ブートとコンフィグレーション x
A.1. FPGA Configuration Firstモードの概要 A.2. HPS Boot Firstモードの概要 A.3. 外部コンフィグレーションおよびリセットイベントに対するデバイスの応答
B. Accessing the Secure Device Manager Quad SPI Flash Controller through HPS x
B.1. Quad SPIフラッシュ・コントローラーの機能 B.2. Quad SPIコントローラーの所有権の取得 B.3. Quad SPIフラッシュ・コントローラーのブロック図とシステムへの統合 B.4. Quad SPIフラッシュ・コントローラーの信号の説明 B.5. Quad SPIフラッシュ・コントローラーの機能の説明 B.6. Quad SPIフラッシュ・コントローラーのプログラミング・モデル B.7. HPSを介したSDM Quad SPIフラッシュ・コントローラーへのアクセスのアドレスマップとレジスターの定義
B.5. Quad SPIフラッシュ・コントローラーの機能の説明 x
B.5.1. 概要 B.5.2. データ・スレーブ・インターフェイス B.5.3. SPIレガシーモード B.5.4. レジスター・スレーブ・インターフェイス B.5.5. ローカル・メモリー・バッファー B.5.6. ダイレクトまたは間接アクセス・コントローラーとSTIG間の調停 B.5.7. フラッシュデバイスのコンフィグレーション B.5.8. XIPモード B.5.9. 書き込み保護 B.5.10. データスレーブへのシーケンシャル・アクセスの検出 B.5.11. クロック B.5.12. リセット B.5.13. 割り込み
B.5.2. データ・スレーブ・インターフェイス x
B.5.2.1. ダイレクト・アクセス・モード B.5.2.2. 間接アクセスモード
B.5.2.1. ダイレクト・アクセス・モード x
B.5.2.1.1. データスレーブの再マッピング例 B.5.2.1.2. AHB
B.5.2.2. 間接アクセスモード x
B.5.2.2.1. 間接読み出し動作 B.5.2.2.2. 間接書き込み動作 B.5.2.2.3. 連続する読み出しおよび書き込み
B.5.4. レジスター・スレーブ・インターフェイス x
B.5.4.1. STIGの動作
B.6. Quad SPIフラッシュ・コントローラーのプログラミング・モデル x
B.6.1. Quad SPIフラッシュ・コントローラーのセットアップ B.6.2. 間接読み出し動作 B.6.3. 間接書き込み動作 B.6.4. XIPモードの動作
B.6.4. XIPモードの動作 x
B.6.4.1. XIPモードの開始 B.6.4.2. XIPモードの終了 B.6.4.3. パワーオンリセット時のXIPモード
B.6.4.1. XIPモードの開始 x
B.6.4.1.1. Basic-XIPをサポートするMicron Quad SPIフラッシュデバイス B.6.4.1.2. Basic-XIPをサポートしないMicron Quad SPIフラッシュデバイス B.6.4.1.3. Winbond Quad SPIフラッシュデバイス B.6.4.1.4. Spansion Quad SPIフラッシュデバイス
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCore Processor
4. Cache Coherency Unit
5. System Memory Management Unit
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. Clock Manager
12. システム・マネージャー
13. Reset Manager
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTG Controller
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. Accessing the Secure Device Manager Quad SPI Flash Controller through HPS

21.5.2.2. IIR_FCR.TET = 3

IIR_FCR.TET = 3は、ウォーターマーク・レベル64にデコードされます。

  • 送信FIFOのウォーターマーク・レベル = IIR_FCR.TETをデコードしたウォーターマーク・レベル = 64 †
  • DMAバースト長 = FIFO_DEPTH - IIR_FCR.TETをデコードしたウォーターマーク・レベル = 64 †
  • UART送信FIFO_DEPTH = 128 †
  • ブロック・トランザクション・サイズ = 448 †
図 122. 送信FIFOのウォーターマーク・レベル = 64

ブロック内のバースト・トランザクション数は次のとおりです。†

ブロック・トランザクション・サイズ/DMAバースト長 = 448/64 = 7 †

このブロック転送の場合、DMAブロック転送内には送信先へのバースト・トランザクションが15ありますが、ウォーターマーク・レベルであるデコードされたIIR_FCR.TETのレベルが高いため、UARTの送信アンダーフローの可能性は低くなります。これは、UART送信FIFOが空の状態になる前に、バースト送信先からのトランザクション要求を処理する時間がDMAコントローラーに十分にあるためです。†

よって、2番目の例では、ブロックあたりのバースト・トランザクションを増やすことでアンダーフローの可能性を下げています。そのため、最初の例よりもブロックあたりのバースト量が増加し、バスの使用率が低下する可能性があります。†

したがって、ウォーターマーク・レベルを選択する目的は、ブロックあたりのトランザクション数を最小限に抑えると同時に、アンダーフロー状態が発生する可能性を許容レベルに保つことです。これは実際には、UARTがデータを送信する速度と、DMAがバースト送信先からの要求に応答できる速度の比率の関係です。†

レベル 2 の表題