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インテルのみ表示可能 — GUID: hcl1481130800105
Ixiasoft
1. インテル® Agilex™ ハード・プロセッサー・システムのテクニカル・リファレンス・マニュアル改訂履歴
2. ハード・プロセッサー・システムの概要
3. Cortex-A53 MPCore Processor
4. Cache Coherency Unit
5. System Memory Management Unit
6. システム・インターコネクト
7. ブリッジ
8. DMAコントローラー
9. オンチップRAM
10. ECC (エラー検出訂正) コントローラー
11. Clock Manager
12. システム・マネージャー
13. Reset Manager
14. ハード・プロセッサー・システムのI/Oピンの多重化
15. NANDフラッシュ・コントローラー
16. SD/MMCコントローラー
17. イーサネット・メディア・アクセス・コントローラー
18. USB 2.0 OTG Controller
19. SPIコントローラー
20. I2Cコントローラー
21. UARTコントローラー
22. 汎用I/Oインターフェイス
23. タイマー
24. ウォッチドッグ・タイマー
25. CoreSightのデバッグとトレース
A. ブートとコンフィグレーション
B. Accessing the Secure Device Manager Quad SPI Flash Controller through HPS
3.5.1. 例外レベル
3.5.2. 仮想化
3.5.3. メモリー管理ユニット
3.5.4. レベル1キャッシュ
3.5.5. レベル2メモリーシステム
3.5.6. スヌープ制御ユニット
3.5.7. 暗号化による拡張
3.5.8. NEONマルチメディア・プロセッシング・エンジン
3.5.9. 浮動小数点演算装置
3.5.10. ACEバス・インターフェイス
3.5.11. アボート処理
3.5.12. キャッシュ保護
3.5.13. 汎用割り込みコントローラー
3.5.14. 汎用タイマー
3.5.15. デバッグモジュール
3.5.16. キャッシュ・コヒーレンシー・ユニット
3.5.17. クロックソース
25.4.1. デバッグ・アクセス・ポート
25.4.2. CoreSight SoC-400タイムスタンプ・ジェネレーター
25.4.3. システム・トレース・マクロセル
25.4.4. トレースファネル
25.4.5. CoreSightのトレース・メモリー・コントローラー
25.4.6. AMBAトレース・バス・レプリケーター
25.4.7. トレース・ポート・インターフェイス・ユニット
25.4.8. NoCトレースポート
25.4.9. エンベデッド・クロス・トリガー・システム
25.4.10. エンベデッド・トレース・マクロセル
25.4.11. HPSのデバッグAPBインターフェイス
25.4.12. FPGAインターフェイス
25.4.13. デバッグクロック
25.4.14. デバッグのリセット
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25.4.12.1. DAP
DAPは、システムのAPBポートを使用してFPGAに接続します。
信号 | 説明 |
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h2f_dbg_apb_PADDR | PADDRの場合におけるシステムのAPBポートへのアドレスバス |
h2f_dbg_apb_PADDR31 | PADDR31の場合におけるシステムのAPBポートへのアドレスバス |
h2f_dbg_apb_PENABLE | システムのAPBポートからのイネーブル信号 |
h2f_dbg_apb_PRDATA[32] | 32ビットのシステムAPBポート読み出しデータバス |
h2f_dbg_apb_PREADY | システムのAPBポートへのレディー信号 |
h2f_dbg_apb_PSEL | システムのAPBポートからのセレクト信号 |
h2f_dbg_apb_PSLVERR | システムのAPBポートへのエラー信号 |
h2f_dbg_apb_PWDATA[32] | 32ビットのシステムAPBポート書き込みデータバス |
h2f_dbg_apb_PWRITE | システムのAPBポートへの読み出しまたは書き込みを選択します
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