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1. Advanced SEU Detection インテル® FPGA IPの概要
| 更新対象: |
|---|
| インテル® Quartus® Prime デザインスイート 18.1 |
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Advanced SEU Detection IP コアでは、次の内容が可能になります。
- 階層的タグ付け— SEU (シングル・イベント・アップセット) に対するデザイン階層の各部分の重要度の記述を可能にします。階層的タグ付けはデザイン段階で実行します。
- センシティビティー・プロセス— EDCRC (エラー検出巡回冗長検査) ハードIPによって検出および位置の特定がされたSEUの重要度を決定します。この機能には、オンチップおよびオフチップのセンシティビティー・プロセスが含まれます。システムはセンシティビティー・プロセスをランタイムに実行します。
| 機能 | サポートされるデバイス |
|---|---|
| 階層的タグ付けおよびセンシティビティー・プロセス | インテル® Arria® 10、 インテル® Cyclone® 10 GX、 Stratix® V、 Arria® V、 Cyclone® V |
| センシティビティー・プロセス | Stratix® IV、 Arria® II GX、 Arria® II GZ |
Advanced SEU Detection IP コアは、 インテル® Quartus® Prime開発ソフトウェアのIP Catalogおよびパラメーター・エディターで選択およびコンフィグレーションできます。
Advanced SEU Detection IP コアは、EMR Unloader インテル® FPGA IP コアとともに使用する必要があります。EMR Unloader IP コアは、EDCRCエラーを検出するたびにエラー・メッセージ・レジスター (EMR) コンテンツを提供します。お使いのEMR Unloader IPのバリエーションからのemr、emr_validおよびemr_error信号を、Advanced SEU Detectionのバリエーションの対応する入力に接続します。