Advanced SEU Detection インテル® FPGA IPユーザーガイド

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ID 683542
日付 3/26/2019
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ドキュメント目次
ドキュメント目次 x
1. Advanced SEU Detection インテル® FPGA IPの概要 2. Advanced SEU Detection インテル® FPGA IPの機能の説明 3. Advanced SEU Detection インテル® FPGA IPの使用 4. CRAMアレイでのSEUの緩和 5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ 6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴
2. Advanced SEU Detection インテル® FPGA IPの機能の説明 x
2.1. オンチップ・ルックアップ・センシティビティー・プロセス 2.2. オフチップ・ルックアップ・センシティビティー・プロセス
2.1. オンチップ・ルックアップ・センシティビティー・プロセス x
2.1.1. オンチップ・センシティビティー・プロセッサー 2.1.2. オンチップ・プロセスの信号
2.2. オフチップ・ルックアップ・センシティビティー・プロセス x
2.2.1. オフチップ・ルックアップ・センシティビティー・プロセスの動作フロー 2.2.2. 外部センシティビティー・プロセッサー 2.2.3. オフチップ・プロセスの信号 2.2.4. SMHのルックアップ
2.2.4. SMHのルックアップ x
2.2.4.1. SMHファイルの種類
3. Advanced SEU Detection インテル® FPGA IPの使用 x
3.1. IP コアのカスタマイズと生成 3.2. Advanced SEU Detection IP コアのパラメーター
3.1. IP コアのカスタマイズと生成 x
3.1.1. IP Catalogとパラメーター・エディター 3.1.2. パラメーター・エディター 3.1.3. IP コアのパラメーターとオプションの指定
3.1.3. IP コアのパラメーターとオプションの指定 x
3.1.3.1. IP コア生成時の出力 (インテル Quartus Prime プロ・エディション)
4. CRAMアレイでのSEUの緩和 x
4.1. インテル® Quartus® Prime開発ソフトウェアでのAdvanced SEU Detection機能の有効化 4.2. 階層的タグ付け 4.3. センシティビティー・マップのヘッダーファイルのルックアップ
4.2. 階層的タグ付け x
4.2.1. パーティションでのロジック・センシティビティーIDの指定
4.3. センシティビティー・マップのヘッダーファイルのルックアップ x
4.3.1. センシティビティー・マップ・ヘッダー・ファイルのメモリーへのプログラミング 4.3.2. SMHリビジョン1でのルックアップの実行 (Stratix IVおよび Arria® II) 4.3.3. SMHリビジョン2でのルックアップの実行 (Stratix V、 Arria® V、 Cyclone® Vデバイス) 4.3.4. SMHリビジョン3でのルックアップの実行 (インテルArriaおよび インテル® Cyclone® 10 GXデバイス)
1. Advanced SEU Detection インテル® FPGA IPの概要
2. Advanced SEU Detection インテル® FPGA IPの機能の説明
3. Advanced SEU Detection インテル® FPGA IPの使用
4. CRAMアレイでのSEUの緩和
5. Advanced SEU Detection インテル® FPGA IPユーザーガイド・アーカイブ
6. Advanced SEU Detection インテル® FPGA IPユーザーガイドの改訂履歴

3.1.3.1. IP コア生成時の出力 (インテル Quartus Prime プロ・エディション)

インテル® Quartus® Prime開発ソフトウェアは、プラットフォーム・デザイナー・システムの一部ではない個々のIP コアに、次の出力ファイル構造を生成します。
図 10. 個々のIP コアに生成される出力 (インテル Quartus Prime プロ・エディション)


表 5.   インテル® FPGA IP生成時の出力ファイル
ファイル名 説明
<your_ip>.ip トップレベルのIPバリエーションのファイルで、プロジェクトのIP コアのパラメーター表現を含みます。IPのバリエーションがプラットフォーム・デザイナー・システムの一部である場合、パラメーター・エディターは.qsysファイルも生成します。
<your_ip>.cmp VHDLコンポーネント宣言 (.cmp) ファイルはテキストファイルであり、VHDLデザインファイルで使用するローカル・ジェネリックおよびポート定義を含みます。
<your_ip>_generation.rpt IPまたはプラットフォーム・デザイナー生成時のログファイルです。IP生成中のメッセージの要約を表示します。
<your_ip>.qgsimc (プラットフォーム・デザイナー・システムのみ) シミュレーション・キャッシュ・ファイルで、.qsysと.ipファイルを現在のプラットフォーム・デザイナー・システムおよびIP コアのパラメーター表現と比較します。この比較により、プラットフォーム・デザイナーがHDLの再生成をスキップできるかどうかが決定されます。
<your_ip>.qgsynth (プラットフォーム・デザイナー・システムのみ) 合成キャッシュ・ファイルで、.qsysと.ipファイルを現在のプラットフォーム・デザイナー・システムおよびIP コアのパラメーター表現と比較します。この比較により、プラットフォーム・デザイナーがHDLの再生成をスキップできるかどうかが決定されます。
<your_ip>.qip IPコンポーネントの統合およびコンパイルを行うための情報をすべて含みます。
<your_ip>.csv IPコンポーネントのアップグレード・ステータスに関する情報を含みます。
<your_ip>.bsf Block Diagramファイル (.bdf) で使用されるIP バリエーションのシンボル表現です。
<your_ip>.spd ip-make-simscriptがシミュレーション・スクリプトを生成するために必要な入力ファイルです。.spdファイルには、初期化するメモリーの情報とともに、シミュレーションに向けてご自身で生成するファイルのリストが含まれます。
<your_ip>.ppf Pin Plannerファイル (.ppf) には、Pin Plannerで使用するためにご自身で作成するIPコンポーネントのポートとノードの割り当てが格納されています。
<your_ip>_bb.v Verilogブラックボックス (_bb.v) ファイルを空のモジュール宣言として使用し、ブラックボックスとして使用します。
<your_ip>_inst.vまたは_inst.vhd HDL例のインスタンス化テンプレートです。このファイルのコンテンツをご自身のHDLファイルにコピーおよび貼り付けし、IPのバリエーションをインスタンス化します。
<your_ip>.regmap IPにレジスター情報が含まれている場合、 インテル® Quartus® Prime開発ソフトウェアは.regmapファイルを生成します。.regmapファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述します。このファイルは、システムに関するより詳細なレジスター情報を提供することで、.sopcinfoファイルを補完します。このファイルは、システムコンソールでのレジスター表示ビューおよびユーザーがカスタマイズ可能な統計を有効にします。
<your_ip>.svd

プラットフォーム・デザイナー・システムでHPSに接続されるペリフェラルのレジスターマップをHPSのシステム・デバッグ・ツールで表示できるようにします。

合成中に インテル® Quartus® Prime開発ソフトウェアは、システムコンソールのマスターが認識可能なスレーブ・インターフェイスの.svdファイルを、デバッグセッションの.sofファイルに格納します。システムコンソールはこのセクションを読み取り、プラットフォーム・デザイナーはレジスターマップ情報を照会します。システムスレーブの場合、プラットフォーム・デザイナーは名前でレジスターにアクセスします。

<your_ip>.v

<your_ip>.vhd

合成またはシミュレーションに向けて各サブモジュールまたは子IP コアをインスタンス化するHDLファイルです。
mentor/ ModelSim* シミュレーションの設定および実行を行うmsim_setup.tclスクリプトを含みます。
aldec/ シミュレーションの設定および実行を行う Riviera-PRO* スクリプトのrivierapro_setup.tclを含みます。

/synopsys/vcs

/synopsys/vcsmx

VCS* シミュレーションの設定および実行を行うシェルスクリプトのvcs_setup.shを含みます。

VCS* MXシミュレーションの設定および実行を行うシェルスクリプトのvcsmx_setup.shおよびsynopsys_sim.setupファイルを含みます。

/cadence NCSimシミュレーションの設定および実行を行うシェルスクリプトのncsim_setup.shとそのほかのセットアップ・ファイルを含みます。
/xcelium シミュレーションの設定および実行を行う Xcelium* Parallelシミュレーター・シェル・スクリプトのxcelium_setup.shおよびそのほかのセットアップ・ファイルを含みます。
/submodules IP コア・サブモジュールのHDLファイルを含みます。
<IP submodule>/ プラットフォーム・デザイナーは、プラットフォーム・デザイナーが生成するそれぞれのIPサブモジュール・ディレクトリーに、/synthおよび/simサブディレクトリーを生成します。
レベル 2 の表題