オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル®プログラマブル・アクセラレーション・カード (インテル® Arria® 10 GX FPGA 搭載版)
インテルのみ表示可能 — GUID: cxm1528674851815
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2.2.1.2. 4x10GBASE-SRモードにおける統一データ・インターフェイス
10 GbEの各チャネルのXGMIIデータ・インターフェイスは、統一データ・インターフェイスの送信および受信データポートの128ビットセグメントにわたりストライプ化されます。64ビットのXGMIIデータは、128ビットセグメントの下位64ビットにマッピングされます。送信データパスセグメントの上位64ビットは、静的にLowに駆動する必要があります。受信データパスセグメントの上位64ビットは未接続のままにしてください。
10 GbEの各チャネルのXGMIIデータ制御インターフェイスは、統一データ・インターフェイスの送信および受信データ制御ポートの18ビットセグメントにわたりストライプ化されます。制御の8ビットは、18ビットセグメントの下位8ビットにマッピングされます。最下位XGMIIデータ・バイト・レーンの制御ビット (xgmii_tx_data_out[7:0] など) は、統一データ・インターフェイスの制御ポートの最下位ビットにマッピングされます (例えば、a2f_tx_parallel_control[0] はxgmii_tx_control_out[0] に対応します)。ここで、連続する制御ビットは、統一データ・インターフェイスの制御ポートの同じビット・インデックスに同様にマッピングされます。送信データ・コントロール・セグメントの上位10ビットは、静的にLowに駆動する必要があります。受信データ・コントロール・セグメントの上位10ビットは未接続のままにしてください。
HSSI PHY FIFOフロー制御ポートは、4x10GBASE-SRモードにおいて使用されません。a2f_tx_enh_data_validポートおよびa2f_rx_enh_fifo_rd_enポートを静的にHighに駆動します。