オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル®プログラマブル・アクセラレーション・カード (インテル® Arria® 10 GX FPGA 搭載版)

ID 683532
日付 8/05/2019
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ドキュメント目次

1. 概要

更新対象:
インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) 1.2
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インテル®プログラマブル・アクセラレーション・カード (インテル® Arria® 10 GX FPGA 搭載版) は、4x10GBASE-SRまたは40GBASE-SR4動作にコンフィグレーション可能なQSFP+ネットワーク・ポートを備えています。このガイドは、アクセラレーター・ファンクショナル・ユニット (AFU) デザインにおけるネットワーク・ポート・フィーチャーのデザイン方法および、オープン・プログラマブル・アクセラレーション・エンジン (OPAE) ドライバーとツールを使用しホストからそれをプロビジョニングする方法について説明します。次の図は、 インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) OPAEのハードウェア・プラットフォームの概要を表しています。

図 1.  インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の概要

ホスト側またはクライアント側のネットワーク・パケットは、コア・キャッシュ・インターフェイス (CCI-P) を介してAFUに実装されているMAC/PHY IPに渡されます。MAC/PHY IPは、FPGAインターフェイス・マネージャー (FIM) の高速シリアル・インターフェイス (HSSI) PHYに、hssiデバイス・インターフェイスを介して接続しています。ホストはOPAEカーネルドライバーを使用してHSSI PHYをコンフィグレーションし、MACアドレス情報を取得します。OPAEカーネルドライバーは、FPGA管理エンジン (FME) メールボックスを介してFIMのHSSIコントローラーと通信し、コンフィグレーションおよび情報 (MACアドレスを含む) の要求を開始します。

FMEに関する詳細は、Intel Acceleration Stack Quick Start Guide for Intel Programmable Acceleration Card with Intel Arria 10 GX FPGAを参照ください。