オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル®プログラマブル・アクセラレーション・カード (インテル® Arria® 10 GX FPGA 搭載版)

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ID 683532
日付 8/05/2019
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. AFUのデザイン 3. OPAEサポート 4. オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の改訂履歴
1. 概要 x
1.1. このガイドの利用方法
2. AFUのデザイン x
2.1. HSSIデバイス・インターフェイス 2.2. MACとHSSI PHYの接続 2.3. ネットワーク・ポート機能の検証
2.1. HSSIデバイス・インターフェイス x
2.1.1. HSSIクロック 2.1.2. HSSI統一データ・インターフェイス 2.1.3. HSSI PHYコントロールおよびステータス 2.1.4. HSSI PR管理 2.1.5. HSSIのリセット・コントロールとステータス 2.1.6. 初期化
2.2. MACとHSSI PHYの接続 x
2.2.1. 4x10GBASE-SRモード 2.2.2. 40GBASE-SR4モード
2.2.1. 4x10GBASE-SRモード x
2.2.1.1. 4x10GBASE-SRモードにおけるクロック 2.2.1.2. 4x10GBASE-SRモードにおける統一データ・インターフェイス 2.2.1.3. 4x10GBASE-SRモードにおけるPHYコントロールとステータス 2.2.1.4. 4x10GBASE-SRモードでのPR管理 2.2.1.5. 4x10GBASE-SRモードにおけるリセット・コントロールとステータス 2.2.1.6. 4x10GBASE-SRモードでの初期化 2.2.1.7. 未使用の10 GbEチャネル
2.2.2. 40GBASE-SR4モード x
2.2.2.1. 40GBASE-SR4モードでのクロック 2.2.2.2. 40GBASE-SR4モードにおける統一データ・インターフェイス 2.2.2.3. 40GBASE-SR4モードにおけるPHYコントロールとステータス 2.2.2.4. 40GBASE-SR4モードでのPR管理 2.2.2.5. 40GBASE-SR4モードにおけるリセット・コントロールとステータス 2.2.2.6. 40GBASE-SR4モードでの初期化
3. OPAEサポート x
3.1. OPAEドライバーのHSSI sysfsファイル 3.2. ネットワーク・ポートの管理
3.1. OPAEドライバーのHSSI sysfsファイル x
3.1.1. board_id sysfs 3.1.2. eeprom sysfs 3.1.3. config sysfs 3.1.4. equalizer_tune sysfs
3.1.4. equalizer_tune sysfs x
3.1.4.1. レシーバーのCTLE ACゲインsysfsのエンコーディング 3.1.4.2. レシーバーのVGA sysfsのエンコーディング 3.1.4.3. レシーバーのCTLE DCゲインsysfsのエンコーディング 3.1.4.4. トランスミッター・プリエンファシスの最初のポストタップのエンコーディング 3.1.4.5. トランスミッター・プリエンファシスの2番目のポストタップのエンコーディング 3.1.4.6. トランスミッター・プリエンファシスの最初のプリタップのエンコーディング 3.1.4.7. トランスミッター・プリエンファシスの2番目のプリタップのエンコーディング 3.1.4.8. トランスミッターVODのエンコーディング
3.2. ネットワーク・ポートの管理 x
3.2.1. ネットワーク・ポートのコンフィグレーション 3.2.2. インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版)からのベースMACアドレスの読み取り 3.2.3. HSSI PHYトランシーバーのPMA設定の変更
3.2.3. HSSI PHYトランシーバーのPMA設定の変更 x
3.2.3.1. HSSI PHYのアナログPMAプリセット
1. 概要
2. AFUのデザイン
3. OPAEサポート
4. オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の改訂履歴

2.1.2. HSSI統一データ・インターフェイス

HSSI統一データ・インターフェイスは、エンハンストPCSを備えるArria 10 FPGAトランシーバー・ネイティブPHY IPに準拠しています。これは、コンフィグレーションされたHSSI PHYモードに基づき特定の信号動作にマッピングされる送信および受信用の汎用パラレルデータとエンコーディング制御インターフェイスで構成されます。統一データ・インターフェイスには、HSSI PHYとのデータの受け渡しを管理するフロー制御ポートも含まれます。

次の表は、hssi:raw_pr統一データ・インターフェイス信号とエンハンストPCSを備えるArria 10 FPGAトランシーバー・ネイティブPHY IPの信号セットの相互参照を示しています。これらの信号の詳細に関しては、次の表で示されている インテル Arria 10 トランシーバーPHY ユーザーガイド の各内容を参照ください。

表 3.  HSSI統一データ・インターフェイス

hssiポート名

幅

方向

クロックドメイン

ネイティブPHY IPポート名

インテル Arria 10 トランシーバーPHY ユーザーガイドの関連する内容

送信および受信データとエンコーディング制御ポート

a2f_tx_parallel_data

(4*128)

入力

f2a_tx_clk

tx_parallel_data

エンハンストPCS ポート内、「エンハンストTX PCS のパラレルデータ、コントロール、クロック」の表

a2f_tx_control

(4*18)

入力

f2a_tx_clk

tx_control

エンハンストPCS ポート内、「エンハンストTX PCS のパラレルデータ、コントロール、クロック」の表

f2a_rx_parallel_data

(4*128)

出力

f2a_rx_clk_ln0

rx_parallel_data

エンハンストPCS ポート内、「エンハンストRX PCS のパラレルデータ、コントロール、クロック」の表

f2a_rx_control

(4*20)

出力

f2a_rx_clk_ln0

rx_control

エンハンストPCS ポート内、「エンハンストRX PCS のパラレルデータ、コントロール、クロック」の表

フロー制御ポート

f2a_tx_enh_fifo_full

4

出力

f2a_tx_clk

tx_enh_fifo_full

エンハンストPCS ポート内、「エンハンストPCS TX FIFO」の表

f2a_tx_enh_fifo_pfull

4

出力

f2a_tx_clk

tx_enh_fifo_pfull

エンハンストPCS ポート内、「エンハンストPCS TX FIFO」の表

f2a_tx_enh_fifo_empty

4

出力

f2a_tx_clk

tx_enh_fifo_empty

エンハンストPCS ポート内、「エンハンストPCS TX FIFO」の表

f2a_tx_enh_fifo_pempty

4

出力

f2a_tx_clk

tx_enh_fifo_pempty

エンハンストPCS ポート内、「エンハンストPCS TX FIFO」の表

a2f_tx_enh_data_valid

4

入力

f2a_tx_clk

tx_enh_data_valid

エンハンストPCS ポート内、「エンハンストPCS TX FIFO」の表

f2a_rx_enh_fifo_full

4

出力

f2a_rx_clk_ln0

rx_enh_fifo_full

エンハンストPCS ポート内、「エンハンストPCS RX FIFO」の表

f2a_rx_enh_fifo_pfull

4

出力

f2a_rx_clk_ln0

rx_enh_fifo_pfull

エンハンストPCS ポート内、「エンハンストPCS RX FIFO」の表

f2a_rx_enh_fifo_empty

4

出力

f2a_rx_clk_ln0

rx_enh_fifo_empty

エンハンストPCS ポート内、「エンハンストPCS RX FIFO」の表

f2a_rx_enh_fifo_pempty

4

出力

f2a_rx_clk_ln0

rx_enh_fifo_pempty

エンハンストPCS ポート内、「エンハンストPCS RX FIFO」の表

f2a_rx_enh_data_valid

4

出力

f2a_rx_clk_ln0

rx_enh_data_valid

エンハンストPCS ポート内、「エンハンストPCS RX FIFO」の表

a2f_rx_enh_fifo_rd_en

4

入力

f2a_rx_clk_ln0

rx_enh_fifo_rd_en

エンハンストPCS ポート内、「エンハンストPCS RX FIFO」の表
関連情報
レベル 2 の表題