オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル®プログラマブル・アクセラレーション・カード (インテル® Arria® 10 GX FPGA 搭載版)

ダウンロード PDF
ID 683532
日付 8/05/2019
Public
ドキュメント目次
ドキュメント目次 x
1. 概要 2. AFUのデザイン 3. OPAEサポート 4. オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の改訂履歴
1. 概要 x
1.1. このガイドの利用方法
2. AFUのデザイン x
2.1. HSSIデバイス・インターフェイス 2.2. MACとHSSI PHYの接続 2.3. ネットワーク・ポート機能の検証
2.1. HSSIデバイス・インターフェイス x
2.1.1. HSSIクロック 2.1.2. HSSI統一データ・インターフェイス 2.1.3. HSSI PHYコントロールおよびステータス 2.1.4. HSSI PR管理 2.1.5. HSSIのリセット・コントロールとステータス 2.1.6. 初期化
2.2. MACとHSSI PHYの接続 x
2.2.1. 4x10GBASE-SRモード 2.2.2. 40GBASE-SR4モード
2.2.1. 4x10GBASE-SRモード x
2.2.1.1. 4x10GBASE-SRモードにおけるクロック 2.2.1.2. 4x10GBASE-SRモードにおける統一データ・インターフェイス 2.2.1.3. 4x10GBASE-SRモードにおけるPHYコントロールとステータス 2.2.1.4. 4x10GBASE-SRモードでのPR管理 2.2.1.5. 4x10GBASE-SRモードにおけるリセット・コントロールとステータス 2.2.1.6. 4x10GBASE-SRモードでの初期化 2.2.1.7. 未使用の10 GbEチャネル
2.2.2. 40GBASE-SR4モード x
2.2.2.1. 40GBASE-SR4モードでのクロック 2.2.2.2. 40GBASE-SR4モードにおける統一データ・インターフェイス 2.2.2.3. 40GBASE-SR4モードにおけるPHYコントロールとステータス 2.2.2.4. 40GBASE-SR4モードでのPR管理 2.2.2.5. 40GBASE-SR4モードにおけるリセット・コントロールとステータス 2.2.2.6. 40GBASE-SR4モードでの初期化
3. OPAEサポート x
3.1. OPAEドライバーのHSSI sysfsファイル 3.2. ネットワーク・ポートの管理
3.1. OPAEドライバーのHSSI sysfsファイル x
3.1.1. board_id sysfs 3.1.2. eeprom sysfs 3.1.3. config sysfs 3.1.4. equalizer_tune sysfs
3.1.4. equalizer_tune sysfs x
3.1.4.1. レシーバーのCTLE ACゲインsysfsのエンコーディング 3.1.4.2. レシーバーのVGA sysfsのエンコーディング 3.1.4.3. レシーバーのCTLE DCゲインsysfsのエンコーディング 3.1.4.4. トランスミッター・プリエンファシスの最初のポストタップのエンコーディング 3.1.4.5. トランスミッター・プリエンファシスの2番目のポストタップのエンコーディング 3.1.4.6. トランスミッター・プリエンファシスの最初のプリタップのエンコーディング 3.1.4.7. トランスミッター・プリエンファシスの2番目のプリタップのエンコーディング 3.1.4.8. トランスミッターVODのエンコーディング
3.2. ネットワーク・ポートの管理 x
3.2.1. ネットワーク・ポートのコンフィグレーション 3.2.2. インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版)からのベースMACアドレスの読み取り 3.2.3. HSSI PHYトランシーバーのPMA設定の変更
3.2.3. HSSI PHYトランシーバーのPMA設定の変更 x
3.2.3.1. HSSI PHYのアナログPMAプリセット
1. 概要
2. AFUのデザイン
3. OPAEサポート
4. オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の改訂履歴

2.1. HSSIデバイス・インターフェイス

AFUは、hssi:raw_prデバイス・インターフェイスを使用し、 インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) のネットワーク・ポートと接続します。次の上位レベル・インターフェイス・ブロック図に概要を表します。

図 2. MAC/PHY IPとhssiインターフェイスの接続の概要

統一データ・インターフェイスは、ネットワーク・ポートをMAC/PHY IPに接続します。これは、インテルFPGA IP、サードパーティーのIP、またはご自身の独自のIPになります。統一データ・インターフェイスは、コンフィグレーションされたHSSI PHYモードに基づき特定の信号機能にマッピングされる物理ポートの固定セットで構成されます。hssi:raw_prインターフェイスはまた、同期のためのクロックおよび、HSSI PHY管理のための信号サポートを提供します。

AFUは、hssi:raw_prインターフェイスによって提供されるリセット・コントロールおよびステータス信号を使用し、HSSI PHYのリセットロジックを実装する必要があります。詳細は、HSSIのリセット・コントロールとステータスの章を参照ください。

pr_hssi_if.vh SystemVerilog*ヘッダーは、hssi:raw_prインターフェイスを定義します。また、OPAE SDK内の インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) ハードウェア・プラットフォーム・データベース・ライブラリーにあります。 

$OPAE_PLATFORM_ROOT/hw/lib/build/platform/pr_hssi_if.vh

以降の章では、hssi:raw_prインターフェイスに含まれるポートの詳細を説明します。


セクションの内容
HSSIクロック
HSSI統一データ・インターフェイス
HSSI PHYコントロールおよびステータス
HSSI PR管理
HSSIのリセット・コントロールとステータス
初期化

関連情報
レベル 2 の表題