オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル®プログラマブル・アクセラレーション・カード (インテル® Arria® 10 GX FPGA 搭載版)

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ID 683532
日付 8/05/2019
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. AFUのデザイン 3. OPAEサポート 4. オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の改訂履歴
1. 概要 x
1.1. このガイドの利用方法
2. AFUのデザイン x
2.1. HSSIデバイス・インターフェイス 2.2. MACとHSSI PHYの接続 2.3. ネットワーク・ポート機能の検証
2.1. HSSIデバイス・インターフェイス x
2.1.1. HSSIクロック 2.1.2. HSSI統一データ・インターフェイス 2.1.3. HSSI PHYコントロールおよびステータス 2.1.4. HSSI PR管理 2.1.5. HSSIのリセット・コントロールとステータス 2.1.6. 初期化
2.2. MACとHSSI PHYの接続 x
2.2.1. 4x10GBASE-SRモード 2.2.2. 40GBASE-SR4モード
2.2.1. 4x10GBASE-SRモード x
2.2.1.1. 4x10GBASE-SRモードにおけるクロック 2.2.1.2. 4x10GBASE-SRモードにおける統一データ・インターフェイス 2.2.1.3. 4x10GBASE-SRモードにおけるPHYコントロールとステータス 2.2.1.4. 4x10GBASE-SRモードでのPR管理 2.2.1.5. 4x10GBASE-SRモードにおけるリセット・コントロールとステータス 2.2.1.6. 4x10GBASE-SRモードでの初期化 2.2.1.7. 未使用の10 GbEチャネル
2.2.2. 40GBASE-SR4モード x
2.2.2.1. 40GBASE-SR4モードでのクロック 2.2.2.2. 40GBASE-SR4モードにおける統一データ・インターフェイス 2.2.2.3. 40GBASE-SR4モードにおけるPHYコントロールとステータス 2.2.2.4. 40GBASE-SR4モードでのPR管理 2.2.2.5. 40GBASE-SR4モードにおけるリセット・コントロールとステータス 2.2.2.6. 40GBASE-SR4モードでの初期化
3. OPAEサポート x
3.1. OPAEドライバーのHSSI sysfsファイル 3.2. ネットワーク・ポートの管理
3.1. OPAEドライバーのHSSI sysfsファイル x
3.1.1. board_id sysfs 3.1.2. eeprom sysfs 3.1.3. config sysfs 3.1.4. equalizer_tune sysfs
3.1.4. equalizer_tune sysfs x
3.1.4.1. レシーバーのCTLE ACゲインsysfsのエンコーディング 3.1.4.2. レシーバーのVGA sysfsのエンコーディング 3.1.4.3. レシーバーのCTLE DCゲインsysfsのエンコーディング 3.1.4.4. トランスミッター・プリエンファシスの最初のポストタップのエンコーディング 3.1.4.5. トランスミッター・プリエンファシスの2番目のポストタップのエンコーディング 3.1.4.6. トランスミッター・プリエンファシスの最初のプリタップのエンコーディング 3.1.4.7. トランスミッター・プリエンファシスの2番目のプリタップのエンコーディング 3.1.4.8. トランスミッターVODのエンコーディング
3.2. ネットワーク・ポートの管理 x
3.2.1. ネットワーク・ポートのコンフィグレーション 3.2.2. インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版)からのベースMACアドレスの読み取り 3.2.3. HSSI PHYトランシーバーのPMA設定の変更
3.2.3. HSSI PHYトランシーバーのPMA設定の変更 x
3.2.3.1. HSSI PHYのアナログPMAプリセット
1. 概要
2. AFUのデザイン
3. OPAEサポート
4. オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の改訂履歴

2.1.1. HSSIクロック

hssiインターフェイスのクロックは、MAC/PHY IPとHSSI PHY間の統一データ・インターフェイスを同期します。

表 2.  HSSIクロック hssiポートの記載されている信号方向は、FIMから見たものです。
hssiポート名

幅

 方向

4x10GBASE-Rモード の説明

40GBASE-SR4モード の説明

f2a_tx_clk

1

出力

HSSI PHYのクロック生成ブロック (CGB) tx_pma_div_clkoutクロック出力から派生する156.25 MHzクロックです。MACからHSSI PHYへの送信データと制御はすべて、f2a_tx_clkに同期しています。

HSSI PHYのCGB tx_pma_div_clkoutクロック出力から派生する312.5 MHzのクロックです。MAC/PHYからHSSI PHYへの送信データと制御はすべて、f2a_tx_clkに同期しています。

f2a_tx_clkx2

1

出力

HSSI PHYのCGB tx_pma_div_clkoutクロック出力から派生する312.5 MHzのクロックで、f2a_tx_clkに位相アライメントされています。

PHYのCGB tx_pma_div_clkoutクロック出力から派生する312.5 MHzのクロックで、f2a_tx_clkに位相アライメントされています。

f2a_tx_locked

1

出力

f2a_tx_clkおよびf2a_tx_clkx2のロックステータスです。

f2a_tx_clkおよびf2a_tx_clkx2のロックステータスです。

f2a_rx_clk_ln0

1

出力

HSSI PHYのトランスミッターおよび受信CDR PLLクロック入力リファレンスから派生する156.25 MHzのクロックです。HSSI PHYからMACへの受信データと制御はすべて、f2a_rx_clk_ln0に同期しています。

HSSI PHYのレーン0の受信CDRから派生する312.5 MHzのクロックです。HSSI PHYからMAC/PHYへの受信データと制御はすべて、f2a_rx_clk_ln0に同期しています。

f2a_rx_clkx2_ln0

1

出力

HSSI PHYのトランスミッターおよび受信CDR PLLクロック入力リファレンスから派生する312.5 MHzのクロックで、f2a_rx_clk_ln0に位相アライメントされています。

HSSI PHYのレーン0の受信CDRから派生する312.5 MHzのクロックで、f2a_rx_clk_ln0に相違アライメントされています。

f2a_rx_locked_ln0

1

出力

f2a_rx_clk_ln0およびf2a_rx_clkx2_ln0のロックステータスです。

f2a_rx_clk_ln0およびf2a_rx_clkx2_ln0のロックステータスです。

f2a_rx_clk_ln4

1

出力

予約済み

予約済み

f2a_rx_locked_ln4

1

出力

予約済み

予約済み
レベル 2 の表題