オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル®プログラマブル・アクセラレーション・カード (インテル® Arria® 10 GX FPGA 搭載版)

ダウンロード PDF
ID 683532
日付 8/05/2019
Public
ドキュメント目次
ドキュメント目次 x
1. 概要 2. AFUのデザイン 3. OPAEサポート 4. オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の改訂履歴
1. 概要 x
1.1. このガイドの利用方法
2. AFUのデザイン x
2.1. HSSIデバイス・インターフェイス 2.2. MACとHSSI PHYの接続 2.3. ネットワーク・ポート機能の検証
2.1. HSSIデバイス・インターフェイス x
2.1.1. HSSIクロック 2.1.2. HSSI統一データ・インターフェイス 2.1.3. HSSI PHYコントロールおよびステータス 2.1.4. HSSI PR管理 2.1.5. HSSIのリセット・コントロールとステータス 2.1.6. 初期化
2.2. MACとHSSI PHYの接続 x
2.2.1. 4x10GBASE-SRモード 2.2.2. 40GBASE-SR4モード
2.2.1. 4x10GBASE-SRモード x
2.2.1.1. 4x10GBASE-SRモードにおけるクロック 2.2.1.2. 4x10GBASE-SRモードにおける統一データ・インターフェイス 2.2.1.3. 4x10GBASE-SRモードにおけるPHYコントロールとステータス 2.2.1.4. 4x10GBASE-SRモードでのPR管理 2.2.1.5. 4x10GBASE-SRモードにおけるリセット・コントロールとステータス 2.2.1.6. 4x10GBASE-SRモードでの初期化 2.2.1.7. 未使用の10 GbEチャネル
2.2.2. 40GBASE-SR4モード x
2.2.2.1. 40GBASE-SR4モードでのクロック 2.2.2.2. 40GBASE-SR4モードにおける統一データ・インターフェイス 2.2.2.3. 40GBASE-SR4モードにおけるPHYコントロールとステータス 2.2.2.4. 40GBASE-SR4モードでのPR管理 2.2.2.5. 40GBASE-SR4モードにおけるリセット・コントロールとステータス 2.2.2.6. 40GBASE-SR4モードでの初期化
3. OPAEサポート x
3.1. OPAEドライバーのHSSI sysfsファイル 3.2. ネットワーク・ポートの管理
3.1. OPAEドライバーのHSSI sysfsファイル x
3.1.1. board_id sysfs 3.1.2. eeprom sysfs 3.1.3. config sysfs 3.1.4. equalizer_tune sysfs
3.1.4. equalizer_tune sysfs x
3.1.4.1. レシーバーのCTLE ACゲインsysfsのエンコーディング 3.1.4.2. レシーバーのVGA sysfsのエンコーディング 3.1.4.3. レシーバーのCTLE DCゲインsysfsのエンコーディング 3.1.4.4. トランスミッター・プリエンファシスの最初のポストタップのエンコーディング 3.1.4.5. トランスミッター・プリエンファシスの2番目のポストタップのエンコーディング 3.1.4.6. トランスミッター・プリエンファシスの最初のプリタップのエンコーディング 3.1.4.7. トランスミッター・プリエンファシスの2番目のプリタップのエンコーディング 3.1.4.8. トランスミッターVODのエンコーディング
3.2. ネットワーク・ポートの管理 x
3.2.1. ネットワーク・ポートのコンフィグレーション 3.2.2. インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版)からのベースMACアドレスの読み取り 3.2.3. HSSI PHYトランシーバーのPMA設定の変更
3.2.3. HSSI PHYトランシーバーのPMA設定の変更 x
3.2.3.1. HSSI PHYのアナログPMAプリセット
1. 概要
2. AFUのデザイン
3. OPAEサポート
4. オープン・プログラマブル・アクセラレーション・エンジンに向けたネットワーキング・インターフェイス: インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) の改訂履歴

2. AFUのデザイン

インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) でネットワーク・ポート・フィーチャーを有効にするには、次の表にあるMACおよびPHY IPブロックをAFUに実装する必要があります。

表 1.  必要なMACおよびPHY IPブロック

ネットワーク・ポートのモード

AFUで必要なIPブロック

HSSI PHYモード

4x10GBASE-SR

AFUでサポートされるチャネル (最大4) ごとに1つの10 GbE MAC

4x10GBASE-SR PCS/PMA

40GBASE-SR4

1つの40 GbE MAC

1つの40 GbEフィジカル・コーディング・サブレイヤー (PCS) PHY

40GBASE-SR4 PMA-only

AFUはまた、上記のネットワークIPブロックのほかに、次のサポート・インフラストラクチャーを実装する必要があります。

  • ホストまたはローカルメモリー、AFUワークロード・ストリーム、およびネットワーク・ポート間でデータを移動するために必要なクライアント側のデータ・インターフェイスとDMA
  • MAC/PHYコントロールおよびステータスレジスター (CSR)、ネットワーク統計、および同様の情報へのホストアクセスのためのMMIOアクセス (cci-pデバイス・インターフェイスを介して)

FIMは、cci-pおよびhssiデバイス・インターフェイスを介し、クライアントおよびPHYインターフェイスにクロックリソースを提供します。

このセクションではそのほかにも、hssiデバイス・インターフェイスについて、およびhssiインターフェイスを使用しAFUに実装されているMACおよびPHY IPをHSSI PHYに接続する方法について説明します。


セクションの内容
HSSIデバイス・インターフェイス
MACとHSSI PHYの接続
ネットワーク・ポート機能の検証

レベル 2 の表題