LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアの信号

表 6.   LVDS SERDES IPコアのTXおよびRXで共通の信号
信号名 幅 方向 タイプ 説明
inclock 1 入力 クロック PLLのリファレンス・クロック
pll_areset 1 入力 リセット LVDS SERDES IPコアのすべてのブロックとPLLに対するアクティブHighの非同期リセット
pll_locked 1 出力 コントロール 内部PLLがロックするとアサートします
表 7.   LVDS SERDES IP コアのRX信号次の表では、NはLVDSインターフェイスの幅とシリアルチャネルの数を表し、JはインターフェイスのSERDES係数を表します。
信号名 幅 方向 タイプ 説明
rx_in N 入力 データ LVDSシリアル入力データ
rx_bitslip_reset N 入力 リセット クロックとデータのアライメント回路 (ビットスリップ) に対する非同期アクティブHighリセット
rx_bitslip_ctrl N 入力 コントロール
  • ビットスリップ回路の正のエッジでトリガーされるインクリメント
  • アサートごとに、1ビットのレイテンシーを受信ビットストリームに追加します。
rx_dpa_hold N 入力 コントロール
  • 非同期アクティブHigh信号で、ターゲットチャネルでDPA回路が新しいクロック位相に切り替わるのを防ぎます。
    • Highに保持 — 選択されているチャネルで現在の位相設定を維持します
    • Lowに保持 — 選択されているチャネルのDPAブロックは、着信データストリームの位相を継続的に監視し、必要に応じて新しいクロック位相を選択します
  • DPA-FIFOモードとソフトCDRモードでのみ適用可能
rx_dpa_reset N 入力 リセット
  • DPAブロックに対する非同期アクティブHighリセット
  • 最小パルス幅は1パラレルクロック周期
  • DPA-FIFOモードとソフトCDRモードでのみ適用可能
rx_fifo_reset N 入力 リセット
  • FIFOブロックに対する非同期アクティブHighリセット
  • 最小パルス幅は1パラレルクロック周期
  • DPA-FIFOモードでのみ適用可能
rx_out N*J 出力 データ レシーバーのパラレルデータ出力
  • DPA-FIFOモードと非DPAモード — rx_coreclockに同期します
  • ソフトCDRモード — 各チャネルには、rx_divfwdclkに同期するパラレルデータがあります
rx_bitslip_max N 出力 コントロール
  • ビットスリップのロールオーバー信号
  • rx_bitslip_ctrlの次のアサートでシリアルビットのレイテンシーを0にリセットする際にHighになります。
rx_coreclock 1 出力 クロック
  • PLLによって提供されるRXインターフェイスのコアクロック
  • 外部PLLを使用する場合は利用できません
rx_divfwdclk N 出力 クロック

理想的なDPA位相をもつチャネルごとの分周クロック

  • 特定のチャネルの回復済み低速クロック
  • ソフトCDRモードでのみ適用可能

各チャネルの理想的なサンプリング位相は異なる場合があるため、rx_divfwdclk信号は相互にエッジ・アライメントではないことがあります。各rx_divfwdclkでは、同じチャネルからのデータでコアロジックを駆動する必要があります。

rx_dpa_locked N 出力 コントロール

DPAブロックが理想的な位相を選択するとアサートされます。

  • LVDS SERDES IPコアによって駆動されます
  • 特定のチャネルで信号が理想的な位相に整定されるとアサートされます
  • 次のいずれかの条件でデアサートします。
    • DPAが位相を1つ動かした場合
    • DPAが同じ方向に位相を2つ動かした場合
  • DPA-FIFOモードとソフトCDRモードでのみ適用可能

rx_dpa_holdのアサート後は、rx_dpa_locked信号のトグルはすべて無視します。

表 8.   LVDS SERDES IPコアのTX信号次の表では、NはLVDSインターフェイスの幅とシリアルチャネルの数を表し、JはインターフェイスのSERDES係数を表します。
信号名 幅 方向 タイプ 説明
tx_in N*J 入力 データ コアからのパラレルデータ
tx_out N 出力 データ LVDSシリアル出力データ
tx_outclock 1 出力 クロック
  • 外部リファレンス・クロック (TXデータパスを介してオフチップで送信されます)
  • tx_outとソースシンクロナス
tx_coreclock 1 出力 クロック
  • シリアライザーに供給するコアロジックを駆動します。
  • この信号は、ext_coreclock入力のフィードスルーです。
表 9.   LVDS SERDES IPコアの外部PLL信号外部PLLモードに必要なPLLクロックの周波数、デューティー・サイクル、および位相シフトの設定については、IPのパラメーター・エディターのClock Resource Summaryタブを参照してください。
信号名 幅 方向 タイプ 説明
ext_fclk 1 入力 クロック

LVDS高速クロック

  • シリアルデータ転送に使用されます
  • すべてのモードで必要です

このポートをIOPLL Intel® FPGA IPからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_loaden 1 入力 クロック

LVDSロードイネーブル

  • パラレルロードに使用されます
  • RXソフトCDRモードでは必要ありません

このポートをIOPLL IPコアからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_coreclock 1 入力 クロック
  • シリアライザーに供給するコアロジック (TX)、またはデシリアライザーから受信するコアロジック (RX) を駆動します。
  • RXコアレジスターはrx_divfwdclkでクロックが提供されますが、この信号はRXソフトCDRモードで存在します。
ext_vcoph[7:0] 8 入力 クロック
  • 最適な位相選択に向け、DPA回路にVCOクロックを提供します。
  • RX DPA-FIFOおよびRXソフトCDRモードで必要です。

このポートをIOPLL IPコアからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_pll_locked 1 入力 データ

PLLロック信号

RX DPA-FIFOおよびRXソフトCDRモードでのみ必要です。
ext_tx_outclock_fclk 1 入力 クロック

高速クロックの位相シフトバージョン

180°の倍数ではないTX outclockの位相シフトに必要です。
ext_tx_outclock_ loaden 1 入力 クロック

load_enableの位相シフトバージョン

180°の倍数ではないTX outclockの位相シフトに必要です。
関連情報
レベル 2 の表題